作者：Kris Moyer

晶片尺寸縮小時會發(fā)生什么情況？正如設(shè)計指導(dǎo)老師和Kris Moyer所闡述的那樣，會發(fā)生多種情況。不斷縮小的硅尺寸可能意味著信號速度及上升時間的增加，而傳統(tǒng)的PCB設(shè)計師可能會發(fā)現(xiàn)自己在處理以前只有射頻工程師才會遇到的問題。

我們特別邀請了Kris Moyer簡述硅尺寸縮小的利弊，以及PCB設(shè)計師和設(shè)計工程師在進入射頻領(lǐng)域時需要了解的技術(shù)方法和權(quán)衡。

Andy Shaughnessy：本期主題是不斷縮小的硅尺寸對PCB信號完整性和EMI的影響。那么，晶片尺寸縮小，PCB設(shè)計師需要了解什么？

Kris Moyer：基本上，當晶片尺寸縮小時發(fā)生的主要情況是，它會縮小晶片內(nèi)晶體管的通道長度。它有效地提高了電路的速度，意味著減少了上升時間或下降時間。但是，此時不得不處理類似射頻設(shè)計中的走線、幾何圖形和傳輸線問題。

幾十年來，我們一直認為射頻設(shè)計是小眾領(lǐng)域，需要處理所有和波和場相關(guān)的問題。數(shù)字設(shè)計聚焦上升時間，而不是頻率。哪個驅(qū)動因素，即關(guān)鍵因素，導(dǎo)致了所有這些高速設(shè)計的需求？頻率成分是什么？

傅里葉定理中，任何波形：方波、三角波、鋸齒波，都可以被重新創(chuàng)建為足夠數(shù)量的正弦波和足夠高諧波的余弦波的疊加。取一個基本頻率，1千赫。有A1、A3、A5和A10千赫。疊加所有這些諧波，最終會得到方波。那么，方波需要多方？這是一個讓很多設(shè)計師感到困惑的部分。

當探討上升時間時，我們真正關(guān)注的是方波，數(shù)字信號，從邏輯0變?yōu)檫壿?所需的時間。隨著晶片的縮小，時間也會縮短。大約20年前，上升時間和下降時間是5~10納秒的倍數(shù)。信號從邏輯0變?yōu)檫壿?需要5~10納秒。只需要探究上升時間快至0.25納秒，即16納米的FPGA。

一些大型電信公司的朋友正在研究下一代硅，硅的工作速度將為5納米、3納米和2納米，未來將會低于100皮秒。它的上升時間不是0.25納秒，而是0.1納秒和0.05納秒。硅的上升時間如此之快，以至于我們需要創(chuàng)建從A0到A1的垂直方形邊緣所需的諧波數(shù)量，意味著傅里葉級數(shù)中疊加所涉及的頻率高達數(shù)千兆赫的頻率成分。這意味著需要在射頻頻率范圍內(nèi)設(shè)計。

Shaughnessy：即使你不是射頻專家，也需要處理射頻問題。

Moyer：設(shè)計中的頻率與射頻設(shè)計的頻率相同，必須處理趨膚效應(yīng)和有損耗的傳輸線模型。過去只為射頻技術(shù)人員使用的高頻率設(shè)計，現(xiàn)在正在影響數(shù)字和模擬技術(shù)，盡管對模擬技術(shù)影響不大。但是，應(yīng)對這些快速上升時間的數(shù)字工程師現(xiàn)在必須考慮所有這些高頻RF成分。

我認為很多工程師都沒有意識到，用傅里葉級數(shù)，這種轉(zhuǎn)換，需要有足夠的成分來產(chǎn)生如此快的方波?；旧希砻黝l率成分是存在的。但我不在乎時鐘頻率是什么。頻率成分存在于方波中，因為硅尺寸已經(jīng)縮小，這意味著邊緣速率的DI/DT現(xiàn)在包含了這個頻率成分，無論是否想要，這是設(shè)計師需要了解和充分概念化的最大問題。簡而言之，頻率含量的存在僅僅是因為硅尺寸的縮小。

Shaughnessy：他們現(xiàn)在意外地成為了射頻工程師。

Moyer：差不多是這樣。就在20到30年前，也許頻率是100兆赫，用相當簡單的設(shè)計規(guī)則仍然可以完成設(shè)計。由于這些邊緣速率而發(fā)生的另一個大問題是我們所稱的過渡電氣長度，即信號在從A0主動變化到A1時沿傳輸線傳播的距離。距離也縮小了，這是數(shù)字設(shè)計的另一個問題。

過去，只要信號向下傳播的走線長度短于信號在切換邊緣傳播的距離，就不會有太多的數(shù)字信號布線問題。沒有明顯的反射問題，因為在積極地驅(qū)動信號，在積極地向傳輸線投入能量，或從傳輸線中取出能量。這種主動驅(qū)動將可克服任何反射或串擾、上升時間等。同樣，在A1納秒的邊緣速率和4.0的介電常數(shù)下，得到了大約6英寸的走線，在電路板上，這是相當長的距離，為四分之一納秒?，F(xiàn)在必須開始處理端接技術(shù)、避免串擾以及所有這些技術(shù)問題，因為晶片已經(jīng)縮小，所以切換邊緣變得更快。

Shaughnessy：所以，聽起來“通?！盤CB設(shè)計師需要在設(shè)計周期開始之前就意識到所有這些潛在的陷阱。設(shè)計師可以做些什么來提前了解這些信息？

Moyer：第一步：假設(shè)電路板上有數(shù)字芯片，就會有信號完整性問題，必須采用適當?shù)男盘柾暾院驮O(shè)計分析方法。根據(jù)疊層，決定傳播速度和過渡電氣長度，并設(shè)置適當?shù)拇?lián)端接。這需要電路板工程師和電路工程師合作。

如果貴公司沒有專門的信號完整性分析工程師，電氣工程師應(yīng)能夠進行信號完整性分析，以確定適當?shù)拇?lián)端接電阻值。并行要求是什么？假設(shè)在把第一條走線放在PCB上之前，就要考慮這些要求。假設(shè)存在信號完整性相關(guān)問題，據(jù)此創(chuàng)建并定義所有設(shè)計規(guī)則。

Nolan Johnson：正如你所說，這不是真正的黑魔法。

Moyer：關(guān)于這個主題，Howard Johnson博士撰寫了很棒的教科書：《高速數(shù)字設(shè)計：黑魔法手冊》。他將自己的書命名為“黑魔法”，因為在早期，人們對這一切都不太了解。這些結(jié)構(gòu)是什么樣子的？設(shè)計師真正需要理解的重點是，需要停止從二維角度思考電路板結(jié)構(gòu)。我們需要開始將它們視為3D結(jié)構(gòu)，考慮Z軸與平面的分離。走線邊緣有邊緣電容這一事實呢？走線有一條垂直的邊緣；它不僅僅是扁平的走線，盡管這是我們繪制它的方式。在CAD工具中，真的需要開始將板上的所有結(jié)構(gòu)視為3D結(jié)構(gòu)。這些3D結(jié)構(gòu)的物理性質(zhì)是什么？它們在高頻下會如何表現(xiàn)？

Shaughnessy：誰是這個領(lǐng)域的知名導(dǎo)師？誰寫過這方面的書？

Moyer：就作者而言，有4位主要專家。我已經(jīng)提到Howard Johnson?！端俣冗吘墶返淖髡週ee Ritchey是一位杰出的權(quán)威和信號完整性導(dǎo)師和作者。Doug Brooks已經(jīng)寫了很多關(guān)于這方面的書， Eric Bogatin也寫過很多關(guān)于該主題的書。

還有Rick Hartley，他也在展會舉辦過許多信號完整性課程，以及專業(yè)發(fā)展課程。我認為這5位是信號完整性方面的專家。我有他們撰寫的所有課程，我自己也經(jīng)常參考這些課本。

Johnson：Kris，你有什么想要補充的內(nèi)容嗎？

Moyer：我想說硅不是新領(lǐng)域，隨著硅尺寸不斷縮小，人們對此關(guān)注度不斷增加。這點將越來越明顯，并且絕對是所有設(shè)計師和工程師都需要認真對待和處理的。因為經(jīng)驗法則不再占據(jù)主導(dǎo)地位，20年前的事實如今已不復(fù)存在。

編輯：黃飛