采用開關電容來增加調節范圍實現3.7GHz CMOS VCO的電路設計

引言

用于射頻系統（如無線接收機）的本振電路需要有足夠大的調節范圍以及良的性能。CMOS VCO由于可用于實現全集成的無線接收機，一直備受關注。然而由于受到MOS管和電感寄生電容的影響，CMOS LCVCO的調節范圍相對于采用HBT、SiGe和MESFET等工藝的振蕩器來說要小得多。同時VCO的振蕩頻率受工藝、電源電壓以及溫度（PVT）的影響很大，這需要VCO有足夠的調節范圍以補償PVT變化所帶來的影響。

A．Kral等人第一次提出了采用開關電容來增加調節范圍，本文采用類似的方法設計了一款工作在3．7 GHz的VCO，使其工作頻率范圍達到了600 MHz。片上電感的性能對VCO的性能有著至關重要的影響，針對使用的工藝中電感存在的問題進行了優化設計，提高了電感的Q值。同時也對射頻開關進行了分析和優化，使其對VCO性能的影響減少到最小。

1 LC VCO的電路設計

1．1 VC0結構的選擇

常用的VCO結構主要有三種：單nMOS結構、單pMOS結構、nMOS和pMOS電流復用結構。在0．18μm的工藝條件下受到閾值和輸出幅度的限制，電流復用結構已很少被采用。在相同功耗的情況下，單pMOS結構的VCO相噪性能要比單nMOS的VCO好，由于pMOS管具有限壓作用，按照對大的輸出幅度的要求，采用了單nMOS結構的VCO，具體電路如圖l所示。

為了滿足工作頻帶的帶寬需求同時補償工藝、溫度以及電源電壓變化的影響，VCO須有很大的帶寬。隨著CMOS工藝的發展，VCO的工作頻率不斷提高同時電源電壓隨之降低，導致VCO的增益變得很大，進而嚴重降低整個鎖相環的相噪性能以及雜散性能。為了解決這個問題本文采用了離散調節和連續調節相結合的方式：利用變容管實現VCO的連續調節，同時增加了數字控制的電容陣列實現對VCO的離散調節，這樣通過相鄰覆蓋的子帶來實現很大的調節范圍。這樣VCO的調節曲線就由單一連續的調節曲線如圖2（a）變成多個子帶的調節曲線如圖2（b）。

1．2 片上電感的設計

設計高性能LCVCO的主要問題在于設計高品質因子的諧振腔，這可以在相噪的表達式中看出來，即

式中：L（△w）是載波頻率w0頻偏△w處的相位噪聲；k為玻爾茲曼常數；T為絕對溫度；F為經驗因子；A為振蕩幅度；Qtank為諧振腔的品質因子。而諧振腔的品質因子可以表示為

式中：QC為電容的品質因子；QL為電感的品質因子。

電容的QC值遠大于電感的QL值，所以諧振腔的Qtank值略小于電感的QL值，諧振腔的Qtank值主要取決于電感的QL值，提高電感的QL值可以明顯改善VCO的相噪性能。

本設計所采用的和艦工藝的頂層金屬為0．8μm的薄層金屬，這對電感的QL值有著非常大的影響。在設計中，將五層金屬與六層金屬并聯以組成兩層螺旋電感，可增加電感線圈的厚度，降低電感的串聯直流電阻，進而提高電感的QL值，采用HFSS對電感進行建模得到的三維圖如圖3所示。

參數提取得到的π模型等效電路如圖4所示。仿真得到該電感在3．7 GHz時的Q值為6．5。

CMOS工藝普遍采用高摻雜的襯底以降低閂鎖效應，對于射頻無源器件來說是非常不利的，電磁場耦合到襯底產生的襯底渦流損耗和電容耦合損耗會嚴重降低無源器件的Q值。在電感的設計中，通常采用地屏蔽層阻止磁場耦合到襯底以提高Q值。本文所采用的結構如圖5所示，同文獻中的結構相比，渦流半徑變小，渦流之間的互感也變小，進而減少了渦流磁場的強度，對電感的影響這樣可以大大降低。

1．3 射頻開關的設計

在CMOS工藝中，通常采用NMOS來作為射頻開關。由射頻開關與MIM電容組成的開關電容是諧振腔的一部分，其性能會影響到整個VCO的性能，一方面開關電容的Q值會影響到諧振腔的Q值，另一方面開關電容的最大電容與最小電容的比值會影響到VCO的調節范圍。

射頻開關在開啟和關閉時的等效電路如圖6所示。

Cd是漏端寄生邊緣電容，其值等于WswCdd，其中Wsw是開關管的寬度，Cdd漏端邊緣電容，單位為fF／μm。

當開關處于OFF狀態時，開關電容

振蕩頻率正比于因此調節范圍取決于最大電容和最小電容的比值，由式（3）、（4）可以得到最大電容和最小電容的比值為

從公式（5）、（6）可以看到開關電容最大的Q值與最大的調節比率之間存在沖突。C0由工作頻率w0決定，因此Wsw在優化中是最重要的設計參數。

開關電容的Q值可以通過差分電容開關的方式來改善，如圖7所示。當開關處于ON狀態的時候只有溝道電阻RON的一半與電容串聯，相比于單端的結構，Q值可以提高一倍。M2和M3為工作在亞閾值區的有源電阻，可以為MOS開關的源端和漏端提供直流偏置。

當Vsw設為0的時候，VD／S=0，VG=VDD，因此MOS開關管的VGs—VT達到最大，從差分端口看進來，等效電容達到最大，因此電路振蕩在較低的頻率上；當Vsw設為VDD時，VD／S=VDD，VG=0 V，電路工作在較高的頻率上。

1．4 輸出緩沖器及匹配電路的設計

為了將VCO的輸出信號送到片外，考慮到外部電容很大，采用了電感負載的緩沖器，通過選擇合適的電感和電容使其諧振在3．7 GHz，如圖8所示。

在匹配電路的設計上，選用了π型匹配電路，首先利用spectreRF仿真得到輸出緩沖器的S22參數，然后構建匹配電路使其阻抗達到50 Ω。具體的匹配電路（1．3 nH為邦線電感，94．9 pF的電容為隔直電容）及其Smith圓圖如圖9所示。

2 測試結果

本LCVCO是用于3．7 GHz鎖相環的，整個鎖相環是在和艦0．18μm混合信號工藝下制造的，整個VCO的面積為0．4 mm×1 mm，芯片照片如圖10所示。測試得到的VCO的工作頻率為3．4～4 GHz，有16％的調節范圍，調節電容陣列開關得到的頻率隨控制電壓的變化曲線如圖11所示。在1．8 V電源電壓下的功耗為10 mW；在1 MHz頻偏處的相位噪聲為一100 dBc／Hz。測試得到的VCO輸出頻譜如圖12所示，輸出功率相對較低，主要是由于對邦線的寄生電感和寄生電容估計出現偏差導致匹配電路沒有實現完全匹配，但這對VCO性能的測試沒有實質的影響。