高速ADC的性能特性對整個信號處理鏈路的設計影響巨大。系統設計師在考慮ADC對基帶影響的同時，還必須考慮對射頻(RF)和數字電路系統的影響。由于ADC位于模擬和數字區域之間，評價和選擇的責任常常落在系統設計師身上，而系統設計師并不都是ADC專家。

　　還有一些重要因素用戶在最初選擇高性能ADC時常常忽視。他們可能要等到最初設計樣機將要完成時才能知道所有系統級結果，而此時已不太可能再選擇另外的ADC。

　　影響很多無線通信系統的重要因素之一就是低輸入信號電平時的失真度。大多數無線傳輸到達ADC的信號電平遠低于滿標度輸入范圍。為確保多路傳輸信號的功率同時匯集到ADC輸入時不發生壓縮，信號鏈路的前端增益被設計成稍微低于ADC的滿標度范圍。然而，幾乎所有高速ADC都保證其SFDR性能在輸入電平從滿標度的 -1dB。此外，大多數數據表都有寬輸入幅度范圍內典型的SFDR圖。用戶應該仔細觀察該曲線，核實運行是否穩定和是否可預知。低輸入幅度上存在任何大步進或鋸齒特性都表明ADC轉移函數中的系統非線性。由于轉移函數線性度和低輸入電平失真密切相關，對最大積分非線性(INL)有嚴格保證的ADC在低輸入幅度上一般會有更穩定的失真性能。

　　選擇對INL、差分非線性(DNL)、SNR和SFDR等所有關鍵性能規格具保證最小或最大值限制的ADC是非常重要。這些規格在應用的整個工作溫度范圍內應該得到保證。用戶特別需要留意這些關鍵參數是否僅在小溫度范圍內或室溫下才能保證。高速ADC內部的精確運算放大器和快速比較器如果設計得不夠堅固，它們在溫度變化時可能會發生很大的變化。選擇沒有寬溫度范圍內保證限制的ADC會給設計帶來不必要的風險。

　　解決方案的尺寸要求也很關鍵，因為都市基站設計的PCB面積非常有限。由于使用QFN等小型扁平IC封裝縮減小了ADC本身的面積，總體解決方案面積實際上可能大得多。仔細察看所推薦的電路會發現很多高速ADC都需要大量電容值很大的電容器(如10μF)，這些電容器比ADC占用的PCB面積大得多。由于存在封裝連接線寄生電感，很多高速ADC需要此類大外部電容器旁路電源和內部基準電路系統。要在最終產品中實現小體積，就要求ADC不僅采用小型封裝，而且還要使這些大的外部旁路電容器尺寸和數量最小化。

　　技術趨勢

　　除了新穎的電路設計技術，工藝的進步在低功率高速ADC的開發中同樣重要。特別值得一提的是，由于數字技術最初的驅使，硅技術工藝不斷調整，采用CMOS工藝制造的ADC也因此受益匪淺。

　　就模擬電路設計而言，CMOS工藝調整的關鍵優勢在于更低的功率和更高的速度運作。與僅消耗動態功率的傳統數字CMOS電路不同，ADC消耗的大部分功率都是靜態電流用來偏置放大器和比較器等模擬電路引起的。對給定的模擬偏置電流，更短的通道長度(L)工藝為晶體管提供更高的跨導(gm)，這是器件性能的一個關鍵衡量指標。更小的晶體管尺寸也使器件的寄生電容更小。在高速ADC的每一種流水線級上，精確運算放大器等關鍵電路的模擬穩定速度極大程度上由晶體管gm決定。因此，在給定總偏置電流情況下，縮短L會使工作速度更快。另一個好處是，電源電壓通常隨著L縮短而降低，因此即使模擬偏置電流保持不變，總體功耗也會降低。通過工藝精細程度的調整，ADC設計師可以靈活地在給定功率級別上提高速度或在給定速度時降低功率。

　　然而，模擬電路的工藝調整存在一個嚴重的缺點。由于降低了電源電壓，ADC的滿標度輸入范圍也必須降低，以便為運算放大器等模擬電路系統提供足夠的電壓空間。更小的輸入范圍導致更低的信號功率，SNR會隨著工藝調整而下降。低功率、高性能設計方案的挑戰還在于降低ADC產生的噪聲，以保持足夠的信噪比。