12位高速ADC存儲電路設計與實現

在高速數據采集中,高速ADC的選用和數據的存儲是兩個關鍵問題。本文介紹一種精度為12位、采樣速率達25Msps的高速模數轉換器 AD9225,并給出其與8位RAM628512存儲器的接口電路。由于存儲操作的寫信號線是關鍵所在,故給出其詳細的獲取方法。

關鍵詞 高速ADC 高速數據采集 AD9225

1 ?AD9225的結構

　　AD9225是ADI公司生產的單片、單電源供電、12位精度、25Msps高速模數轉換器,片內集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級差分流水結構,以保證在25Msps采樣率下獲得精確的12位數據。除了最后一級,每一級都有一個低分辨率的閃速A/D與一個殘差放大器（MDAC）相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差,每一級的最后一位作為冗余位,以校驗數字誤差,其結構如圖1所示。

圖1? AD9225結構圖

2? AD9225的輸入和輸出

　　（1）? 時鐘輸入

　　AD9225采用單一的時鐘信號來控制內部所有的轉換,A/D采樣是在時鐘的上升沿完成。在25Msps的轉換速率下,采樣時鐘的占空比應保持在45％~55％之間;隨著轉換速率的降低,占空比也可以隨之降低。在低電平期間,輸入SHA處于采樣狀態;高電平期間,輸入SHA處于保持狀態。圖2為其時序圖。圖2中：

圖2? AD9225時序圖

　　tch——高電平持續時間,最小值為18 ns;
　　tcl——低電平持續時間,最小值為18 ns;
　　tod——數據延遲時間,最小值為13 ns。

　　從時序圖可以看出：轉換器每個時鐘周期（上升沿）捕獲一個采樣值,三個周期以后才可以輸出轉換結果。這是由于AD9225采用的四級流水結構,雖然可以獲得較高的分辨率,但卻是以犧牲流水延遲為代價的。

　　（2）? 模擬輸入AD9225的模擬輸入引腳是VINA、VINB,其絕對輸入電壓范圍由電源電壓決定：

　　其中, AVSS正常情況下為0 V,AVDD正常情況下為+5 V。

　　AD9225有高度靈活的輸入結構,可以方便地和單端或差分輸入信號進行連接。采用單端輸入時,VINA可通過直流或交流方式與輸入信號耦合,VINB要偏置到合適的電壓;采用差分輸入時,VINA和VINB要由輸入信號同時驅動。

　　（3）? 數字輸出

　　AD9225 采用直接二進制碼輸出12位的轉換數據,并有一位溢出指示位（OTR）,連同最高有效位可以用來確定數據是否溢出。圖3為溢出和正常狀態的邏輯判斷圖。

圖3? 溢出和正常狀態的邏輯判斷圖

3? AD9225參考電壓和量程的選用

　　參考電壓VREF決定了AD9225的量程,即

　　滿刻度量程= 2×VREF

　　VREF的值由SENSE引腳確定。如果SENSE與AVSS 相連,VREF是2.0 V,量程是0~4 V;如果SENSE與VREF直接相連, VREF是1.0 V,量程是0~2 V;如果SENSE與VREF通過電阻網絡相連,則VREF可以是1.0~2.0 V之間的任意值,量程是0~2VREF;如果SENSE與AVDD 相連,表示禁用內部參考源,即VREF由外部參考電壓源驅動。內部電路用到的參考電壓是出現在CAPT和CAPB端。表1是參考電壓和輸入量程的總結。

表1? 參考電壓和輸入量程

4? AD9225的存儲方案設計

　　在高速數據采集電路的實現中,有兩個關鍵的問題：一是模擬信號的高速轉換;二是變換后數據的存儲及提取。AD9225的采樣速度可達25Msps,完全可以滿足大多數數據采集系統的要求,故首要解決的關鍵問題是與存儲器的配合問題。在數據采集電路中, 有以下幾種存儲方案可供選擇。

（1）? 分時存儲方案

　　分時存儲方案的原理是將高速采集到的數據進行分時處理, 通過高速鎖存器按時序地分配給Ｎ個存儲器。雖然電路中增加了SRAM的片數,但使存儲深度增加,用低價格的SRAM構成高速數據存儲電路,獲得較高的（單位速度×單位存儲深度）/價格比。但由于電路單數據口的特點,不利于數據的實時處理,并且為使數據被鎖存后留有足夠的時間讓存儲器完成數據的存儲,需要產生特殊的寫信號線。

（2）雙端口存儲方案

　　雙端口存儲器的特點是,在同一個芯片里,同一個存儲單元具有相同的兩套尋址機構和輸入輸出機構,可以通過兩個端口對芯片中的任何一個地址作非同步的讀和寫操作,讀寫時間最快達到十幾ns。當兩個端口同時(5 ns以內 )對芯片中同一個存儲單元尋址時, 芯片中有一個協調電路將參與協調。雙端口存儲器方案適用于小存儲深度、數據實時處理的場合。由于雙端口存儲器本身具備了兩套尋址系統,在電路的設計時,可以免去在數據存儲和讀取時對地址時鐘信號的切換問題的考慮,使數據變得簡單和快捷。

（3）先進先出存儲方案

　　先進先出存儲器的同一個存儲單元配備有兩個口：一個是輸入口,只負責數據的寫入;另一個是輸出口,只負責數據的輸出。先進先出（FIFO）存儲器方案適用于小存儲深度,數據需實時處理的場合。

　　對用戶而言,存儲器的存儲速度和存儲容量是一對矛盾體：雙口RAM和FIFO可以實現很高的存儲速度,但其存儲容量難以滿足對大量數據存儲的需求;一般的靜態RAM雖然速度有限,但其存儲深度卻是雙口RAM和FIFO難以企及的,并且可以容易地實現多片擴展。對高速數據采集系統而言,由于采樣速率快、數據多,要求存儲深度比較大,實時處理的難度比較高,一般的靜態RAM就可以滿足速度要求。628512容量為512Kbit,存取時間70 ns,可以滿足10Msps以上的采樣要求,比較具有典型意義。圖4是AD9225與628512的接口電路圖,存儲方案實際是分時存儲的特例。

圖4? AD9225與628512的接口圖

　　AD9225輸出的12位數據,再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成并聯結構,由同一地址發生器產生地址,同一寫信號線控制寫操作。20位地址發生器由五片同步計數器74161構成。注意,此處不能采用異步計數器,因為異步計數器的輸出延時太大。

　　存儲器的存儲過程可以分解成三個過程來討論：① 地址碼加在RAM芯片的地址輸入端,選中相應的存儲單元,使其可以進行寫操作。② 將要寫入的數據放在數據總線上。③ 加上片選信號及寫信號,這兩個有效信號打開三態門,使DB上的數據進入輸入回路,送到存儲單元的位線上,從而寫入該存儲單元。

　　圖4所示的接口電路中,地址碼信息和數據碼信息在同一時鐘信號的上升沿產生,片選線由地址發生器的最高位（A19）提供。寫信號線是接口的最關鍵部分,它必須保證在AD9225轉換完成以后,在保持地址信息和數據信息不變的情況下,有足夠的低電平持續時間完成存儲操作。低速的數據采集系統可直接采用CLK作為寫信號。高速ADC在使用時,對時鐘的占空比要求很高。AD9225要求CLK的占空比在45％~55％之間,如果還直接采用CLK作為寫信號,將難以滿足要求。例如,如果采樣速率為10 Msps,CLK的低電平持續時間僅為50 ns,小于628512的存儲時間70 ns,因此,必須要對晶振信號進行適當的邏輯轉換以獲得足夠的寫周期。考慮到寫信號僅在低電平狀態有效,在產生信號時,可以盡量減少高電平的持續時間。經過多次仿真試驗,作者采用圖5所示的邏輯控制電路來獲得相應的寫信號。

圖5? 邏輯控制電路