高速的數據轉換在設計中有很多和一般數據轉換設計中相似的問題，需要可靠的設計和穩定的結構。從基礎上來說，兩者并無二致，但受限于芯片的限制，高速數據轉換系統中更能窺見前沿的動態性能發展。在一個高速數據轉換系統中，放大器、DAC、ADC這些都是必不可少的。市面上，現在有兩種常見的ADC出現在此類應用中，分別是全并行ADC和逐次逼近ADC。

這兩種常見的高速ADC結構，每一種都有自己獨特的特點，每一種結構在精確度、動態性能、成本等出多方面都有不小的差異。在實際的設計中如何選擇合適結構的ADC是實現系統最佳性能的關鍵。

最快速的轉換選擇

我們是在高速這個條件下來看這些ADC，在所有高速轉換器件中，最簡單最快的就是全并行ADC。這么判斷的很重要的一點原因在于全并行ADC進行的轉換只進行在單一方向上，這也是為什么將其命名為全并行。全并行ADC對于高接受度接收器性能來說，速度快而且穩定性好，但它可能具有高輸入電容，并且需要設計到系統的數字部分的高速接口。

全并行ADC的分辨率每高一位，其設計復雜程度以及成本都會大大增加。首先，全并行ADC內部的比較器數量需要加倍，這意味著全并行ADC中的大部分面積都需要翻倍，而且功耗也隨著比較器增多而增大也是必然的。這還沒算上解碼器、驅動的相關考量，總的來看，分辨率每增加一位，尺寸、功耗、輸入電容均為大幅增長，這一點在全并行ADC上尤為明顯。

有一些技術可以在全并行ADC設計上減少尺寸和功耗。折疊技術允許在ADC的動態范圍內重復使用一組比較器兩次，減少了比較器的數量從而節省系統面積降低功耗。而插值技術是采用相鄰比較器之間的平均值來減少前置放大器的數量，降低ADC的輸入電容。但不論哪一種減小尺寸需求降低功耗的技術，都有一定的缺點，即便是CMOS雙極技術也會存在補償偏高的問題。

動態性能影響全并行ADC能否獲得準確的數字化高頻信號，窗口延遲變形和輸入帶寬形象甚大。全并行ADC的輸入帶寬是由一個小信號和大信號構成（有些情況大信號帶寬由輸入回轉率決定）。當全并行ADC輸入電容很高時，為了達到高帶寬需要驅動的譯碼器阻抗要盡可能低，低阻源可以通過運放或緩沖器來提供。另一個限制全并行ADC動態高頻性能的是窗口時間，這個是由比較器來決定的。

在全并行ADC位數和性能之間尋找平衡點，對實現全并行ADC最小尺寸和功耗起著關鍵作用。

逐次逼近ADC的全面發展

逐次逼近ADC之所以這么流行，性價比高肯定是其中一個原因。其結構很直觀，能實現的性能變化很大，分辨率可以從8位變化到16位，轉換速率可以從400ns變化到25μs，其簡潔的結構設計有很廣泛的應用。

現在廠商會將數字校正添加到傳統的逐次逼近算法中，前八位只轉換至8位的精度，然后轉換器進入保持狀態將轉換校正至12位精度。這種有校正功能的轉換器相比于傳統的逐次逼近型ADC會前八位工作于高采樣率。

（逐次逼近ADC，TI）

逐次逼近ADC的結構有一個不同于其他ADC結構的特點，其ADC的線性度依賴于數模轉化器的線性度。精密DAC的發展相當程度上給逐次逼近ADC帶來了不少好處，較為明顯的就是逐次逼近ADC相對于其他結構更寬的溫度范圍。而且轉化器產生連續的轉換輸出能減小系統模擬和數字之間影響。對于一個理想的DAC來講，每個與數據位相對應的電容應該精確到下一個較小電容的兩倍。比較器則需要具有足夠的速度和精度，盡管比較器的失調電壓不影響整體的線性度，它會給系統傳輸特性曲線帶來一個偏差。

與全并行ADC相比，逐次逼近的速度肯定是沒法和其相比較，但如果是需要提高分辨率的應用，逐次逼近型只需要更精確的元件即可，而且其分辨率提高的同時設計復雜度不會像全并行ADC那樣幾何增長。逐次逼近結構的主要局限還是在于對于高速轉換來說采樣速率較低，并且其中的各個單元（DAC和比較器）需要達到與整體系統相當的精度。

小結

在高速轉換應用中，如何選擇合適的ADC是至關重要的，通常需要折中考慮全并行ADC的速度以及逐次逼近型DAC的低功耗和小尺寸特性。