引言

　　DP(DisplayPort)接口標準旨在尋求代替計算機的數字視頻接口DVI、LCD顯示器的低壓差分信號LVDS(Low Voltage Differential Signal)。DP利用目前交流耦合電壓差分的PCI Express電氣層，有1~戽個工作速率為217 Gb/s的數據對(Lanes)，最高可獲得4通道多達10.8 Gb/s的帶寬。時鐘不是分離的，而是內置于Lanes。傳輸命令和控制的輔助數據通道是雙向的，最高傳輸比特率可達1 Mb/s。DP支持的最大傳輸距離為15 m，而其工作電平比DVI更低。

　　伴隨微處理器的頻率不斷增加，由此產生的電磁干擾會影響電子產品的正常。為了抑制電磁干擾，人們先后研究出屏蔽、脈沖整形、濾波、低電壓差分時鐘、特殊版圖布局、擴頻時鐘發生器等方法，其中擴頻時鐘發生器可有效減小峰值和諧波的功率，且可通過電路設計的廣闊空間實現，因而得到廣泛應用。這里設計一種基于DP標準采用μ工藝的發射端擴頻時鐘發生器。合理設計鎖相環路，采用外加濾波器對壓控振蕩器的控制電壓進行三角波調制，得到所需的擴頻時鐘。

　　2 擴頻時鐘發生器總體結構

　　降低電磁干擾(EMI)是電子系統設計人員需要考慮的重要因素，擴頻時鐘(CLK)為降低EMI提供一個有效途徑。這里采用tsmc0.18μm 工藝設計一款符合DisplayPort標準發射端的擴頻時鐘發生器。在合理設計鎖相環路的基礎上，運用外加電荷泵對壓控振蕩器的控制電壓進行三角波調制，得到所需要的擴頻時鐘。圖1為該設計結構框圖。

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　　3 各模塊電路設計

　　3.1 鑒頻鑒相器電路

　　圖2為鑒頻鑒相器電路框圖。鑒頻鑒相器的輸出由輸入信號的頻率和相位決定，它比較兩個輸入信號的上升沿，當輸入參考時鐘信號Ref的上升沿超前反饋信號Fed的上升沿到達鑒頻鑒相器時，鑒頻鑒相器的輸出UP為高，而此時DOWN保持為低電平，當Fed的上升沿也到來時，輸出被復位;當信號Fed的上升沿超前參考信號Ref到來時，輸出DOWN為高，當Ref的上升沿也到來時，鑒頻鑒相器被復位。因此，鑒頻鑒相器根據輸入信號相位差來驅動后級電路。比較兩個輸入信號的相位差，然后將其轉變成兩個數字信號來控制電荷泵的工作狀態。在本設計中，由于參考輸入頻率僅為900 kHz，因而對鑒頻鑒相器的工作速度要求并不高。因此，在滿足低功耗要求的前提下，采用最簡單的無死區鑒頻鑒相器的結構。

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　　為了避免死區，在復位路徑中引入延時T。在設計延時時長時，首先應考慮鑒頻鑒相器的工作頻率。因為鑒頻鑒相器的最高丁作頻率為1/2Tdelay，Tdelay包括插入延時和鑒頻鑒相器的內部延時。要求插入延時的引入不影響鑒頻鑒相器的正常工作;另外需考慮當插入延時相對較長時，電荷泵的充、放電電流同時開啟的時間就會變長，而電荷泵存在的失調就會在濾波器電容上引入抖動，即增加鎖相環輸出的雜散成分。因此，在鑒頻鑒相器內部延時可忽略及充分開啟電荷泵的前提下，應盡量減小失調。這里插入延時取8 ns。由于后級電荷泵電路為差分輸入，因此采用傳輸門減少反相器的延時。

　　3.2 帶隙基準電路

　　為滿足帶隙基準電路的低壓應用，這里采用一種電流模式結構的低壓帶隙基準電路，如圖3所示。該電路可以輸出低于1 V的電壓，有效降低了電路的電源電壓;同時，電路中采用與電壓無關的偏置及帶負反饋網絡的二級運放，降低了電路的電源敏感性。

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　　基于0.35μm CMOS工藝的HSPICE仿真結果表明，該電路可工作在1.1~1.5 V的低電源電壓下，并具有14 ppm/℃的低溫度系數，能夠輸出200 mV～1.25 V的寬范圍電壓，并使用與電源無關偏置以及帶負反饋網絡的二級運放，提高輸出電壓的精度，該電路中，各MOS管都工作于飽和狀態。電路中運算放大器采用二級結構，具有較高的低頻增益。