TW2867是Techwell半導體公司生產的一款芯片，主要功能是將模擬的復合視頻信號轉換成數字視頻信號，便于進行顯示、存儲和傳輸等數字化視頻信息處理。芯片包括視頻解碼器和音頻編碼器，其中視頻解碼器每個通道包含有數字化輸入模擬視頻信號的ADC(模數轉換器)。TW2867芯片I2C信號線引腳與STM32芯片I2C信號線引腳連接，TW2867芯片寄存器的參數通過STM32芯片進行配置。

2.1.2視頻編碼芯片

SIL9134是SILicon Image半導體公司生產的一款芯片，支持HDMI1.3接口規范，可以將符合時序標準的數據信號編碼成HDMI視頻流。它還能傳輸高清晰度的音頻和視頻信號，最高支持1 080P@60 Hz分辨率的視頻輸出。SIL9134芯片I2C信號線引腳與STM32芯片I2C信號線引腳連接，SIL9134芯片寄存器的參數通過STM32芯片進行配置。

2.2主要模塊介紹

根據上述系統硬件結構的介紹，FPGA輸入部分是攝像頭采集的模擬視頻源，它是四路復用的BT656格式視頻信號，分辨率為720×576@25 Hz。輸出部分視頻分辨率為1 920×1 080@60 Hz，視頻信號的格式是HDMI。在處理過程中由于視頻數據的格式存在變化，首先要將復用的四路視頻信號進行解調，然后選擇任意一路視頻信號進行解碼；解碼后的視頻信號寫入數據存儲模塊，然后讀取視頻信號進行縮放處理，最后將處理完的數據與相應分辨率的時序信號進行整合輸出。

2.2.1視頻數據存儲模塊

視頻數據存儲模塊的實現思路如圖2所示。輸入數據位寬是16位，如果往DDR3寫入的數據也是16位，則效率太低，而DDR3的接口是最高支持128位的雙向端口，因此選擇最大位寬以提高數據處理速度，這里需要使用FIFO來進行速率轉換。視頻數據的處理是以幀為單位的，每幀的處理又是以行為單位的，對每行數據處理時采用乒乓處理方式，當FIFO的數據達到半行時就開始將輸入數據寫入DDR3同時繼續接收剩余半行的輸入數據。其中DDR3存儲地址也是按照上述思路來計算的。

2.2.2縮放算法實現模塊

縮放算法實現模塊的結構圖如圖3所示。視頻數據按照自左向右、自上而下逐行逐像素的掃描順序進行顯示，在縮放計算時也是依據此順序進行。先將進入到縮放模塊的數據進行輸入緩存，經過縮放處理后再對數據進行輸出緩存，然后根據特定的時序從緩存區域讀取數據輸出。一般而言輸入和輸出的數據時鐘及縮放模塊的時鐘是不一致的，前者的時鐘由輸入輸出視頻的分辨率決定，后者采用單獨的時鐘以適應不同采樣率變換的縮放要求。

圖4縮放模塊實現結構圖如圖3所示，數據緩存的實現是利用雙口RAM異步存儲機制，不同模塊之間的數據調用、參數計算、模式選擇和輸出格式等都是通過狀態機進行控制的。其中縮放模塊的實現思路如圖4所示。基于前文的理論分析，將二維圖像的插值簡化成一維的水平插值和垂直插值方式處理。硬件實現時濾波器的抽頭數越多輸出圖像的性能越好，同時消耗的資源也越多。實際運算時垂直方向需要預先緩存多行數據，這樣帶來的運算量必然會非常大，如果垂直方向濾波器抽頭數太多就會造成數據存儲的壓力而增加硬件實現的成本，因此設計時垂直方向使用更少的濾波器抽頭數，減少系統的行緩存數量［5］。綜合對性能和資源的考慮，根據行緩存最少需求，采用固定垂直濾波器5Taps和水平濾波器7Taps電路結構。

2.2.3乘法器的流水線實現

算法實現過程中運算量和資源開銷主要集中在乘法器，因此為了提升電路性能就要對乘法器進行轉化。通過對乘法運算原理的分析，采用加法器和選擇器代替乘法器實現乘法運算［6］，并且使用流水線結構提高數據處理速度。