1、設計思路和架構

本設計將常用的雙線性插值和鄰域插值算法融合為一個代碼中，通過輸入參數選擇某一種算法；代碼使用純verilog實現，沒有任何ip，可在Xilinx、Intel、國產FPGA間任意移植；代碼以ram和fifo為核心進行數據緩存和插值實現，設計架構如下：

視頻輸入時序要求如下：

輸入像素數據在dInValid和nextDin同時為高時方可改變；

視頻輸出時序要求如下：

輸出像素數據在dOutValid 和nextdOut同時為高時才能輸出；

2、純verilog代碼搭建，不帶任何ip

代碼使用純verilog實現，沒有任何ip，可在Xilinx、Intel、國產FPGA間任意移植；

圖像縮放的實現方式很多，最簡單的莫過于Xilinx的HLS方式實現，用opencv的庫，以c++語言幾行代碼即可完成，網上也有其他圖像縮放例程代碼，但大多使用了IP，導致在其他FPGA器件上移植變得困難，通用性不好；相比之下，本設計代碼就具有通用性；

代碼架構如圖；

其中頂層接口部分如下：

3、雙線性插值和鄰域插值算法

本設計將常用的雙線性插值和鄰域插值算法融合為一個代碼中，通過輸入參數選擇某一種算法；

具體選擇參數如下：

input  wire i_scaler_type //0-- >bilinear;1-- >neighbor

通過輸入i_scaler_type 的值即可選擇；

輸入0選擇雙線性插值算法；

輸入1選擇鄰域插值算法；

4、vivado和matlab聯合仿真及結果

第一步：網上下載一張1280X720的圖片，并用matlab將圖片轉換為RGB格式的txt文檔；

第二步：在vivado下設計tstbench，將RGB格式的txt文檔作為視頻輸入源給到圖像縮放模塊，并將縮放后的圖像數據寫入輸出txt文檔；

第二步：用matlab將輸出txt文檔轉換為圖片，并于原圖一并輸出顯示以做比較；

根據以上方法得到以下仿真結果：

雙線性插值算法原圖1280X720縮小到800x600如下：

鄰域插值算法原圖1280X720縮小到800x600如下：

雙線性插值算法原圖1280X720放大到1920x1080如下：

鄰域插值算法原圖1280X720放大到1920x1080如下：

5、工程代碼1：720P原始攝像頭采集顯示

三套工程的設計架構都一樣，如下：

開發板：Xilinx Kintex7開發板；

開發環境：Vivado2019.1；

輸入：OV5640攝像頭，分辨率1280x720p；

輸出：HDMI，1080P分辨率下的720P有效區域顯示；

工程作用：采集原始的720P圖像，以便和后面的縮小效果作比較；

工程BD如下：

其中FDMA控制器配置如下：

工程代碼架構如下：

工程的資源消耗和功耗如下：

6、工程代碼2：720P縮小到800x600P顯示

開發板：Xilinx Kintex7開發板；

開發環境：Vivado2019.1；

輸入：OV5640攝像頭，分辨率1280x720p；

輸出：HDMI，1080P分辨率下的800x600有效區域顯示；

工程作用：1280x720原圖縮小到800x600，并和原圖作比較；

工程設計框架、BD、工程代碼架構和工程1一樣，FDMA配置如下：

7、工程代碼3：720P縮放大1920x1080P顯示

開發板：Xilinx Kintex7開發板；

開發環境：Vivado2019.1；

輸入：OV5640攝像頭，分辨率1280x720p；

輸出：HDMI，1080P分辨率下的1920x1080有效區域顯示；

工程作用：1280x720原圖放大到1920x1080，并和原圖作比較；

工程設計框架、BD、工程代碼架構和工程1一樣，FDMA配置如下：

8、上板調試驗證并演示

板子連接如下：

工程1：原圖1280x720輸出效果如下：

工程2：原圖1280x720縮小到800x600輸出效果如下：

工程3：原圖1280x720放大到1920x1080輸出效果如下：