“對多電壓設計而言時鐘是一個最大的挑戰。”Padhye表示，“電壓促使時鐘移位。當時鐘開始移位時，時序就會出現混亂。最終可能需要上百個邊界條件來優化時序。”

Padhye認為，為了達到高效的電壓分割，需要采用架構分析方法，并且系統必須經過多次驗證，包括斷電過程中、斷電完成后以及上電期間。“假設你創建的某個事務在斷電狀態下終止，而且現在芯片也不工作了，”Padhye說，“你如何進行調試？這就好似對一個死者詢問‘你能告訴我你是如何死亡的嗎’一樣。”Padhye宣稱，避免1個電源缺陷相當于避免10個功能性缺陷。

針對保持驗證，設計人員必須確認狀態被正確保存和被正確恢復，而且系統能在上電后正常工作。針對電壓和頻率變化，設計人員必須驗證系統性能狀態、電壓變化，以及變化期間和變化后的系統操作。

Padhye指出，整個流程能始終支持低功率技術是很重要的。雖然飛思卡爾公司正在使用CPF，但最終還是希望業界能夠采用統一的功率格式，Padhye表示。

更高抽象層

TI公司科學家Mahesh Mehendale也贊成在低功率設計中采用系統級方法。他的EDP演講綜述了多標準、多格式視頻處理器SoC面臨的低功率設計挑戰。

據Mehendale透露，TI公司在SoC級的電源管理策略包括：自適應電壓調整，可根據工藝和溫度最小化電壓；動態電源切換，可在不同電源模式間切換以減少漏電流；動態電壓和頻率縮放，可調整電壓和頻率來適應性能要求；多電壓域；以及靜態漏電管理。

Mehendale指出，技巧在于找到頻率與公共集電極電壓間的“功率最優化”工作點。較低的Vcc有助于動態和泄漏功率，但如果Vcc下降但是頻率保持不變，那么門數量將會上升，從而有悖于任何功率節省方案。如果在架構級進行選擇，優化的MHz/Vcc折衷可驅動對并行和管線機制的需求。

“功耗問題需要在所有抽象級加以解決。”Mehendale說，“其在系統和架構層的影響尤其顯著。”

包括Cadence、新思和Magma在內主要的IC實現工具供應商都表示，他們正在改善對先進的低功率設計技術的支持。今年早些時候，Cadence在CPF基礎上推出了一款低功率設計流程。由Cadence公司開發的這一流程正在推進標準化，它在綜合、驗證、形式等效性檢查、DFT和物理版圖方面都有效融合了功耗意識。

目前Cadence尚未提供的功能是系統級低功率設計。“這是一定要做的事，”Filseth說，“架構和系統級是獲得功率節省的主要場合。”

新思公司的所有綜合優化功能（包括DFT）都具有“功率意識”，Hasson表示。為了支持多電壓設計，新思的綜合工具可以確定保持、隔離和電平轉換單元。在物理實現方面，新思的電源網絡規劃工具可以執行電壓下降分析，它的版圖工具可以正確放置電源開關。

Magma設計自動化公司兩年前就提供了一體化的低功率設計流程，Magma公司低功率產品部產品經理Arvind Narayanan表示：“Herve Menager談到的multi-Vdd流程在系統中是自動實現的。”

供應商們表示，多年來對低功率設計的支持一直是EDA產業的優先考慮對象。“這并不是對現有工具的功能追加，” Filseth認為，“而是對設計流程該如何工作的重新通盤考慮。”