串行互連構成現代通信系統的關鍵基礎，因此串行器/解串器 (SerDes) 的選擇可以對系統成本和性能產生很大的影響。盡管傳統的基于數據通信 的SerDes 是為適迎合面向字節(byte-oriented)、基于數據包(packet-based)的總線而設計，但許多電信應用使用其他總線格式。這使得將SerDes技術設計到這些系統中變得很困難。本文概述了 SerDes 的體系結構，并且顯示說明某一個體系結構如何特別適用于電信信號處理系統。

SerDes 體系結構：概覽

并聯時鐘 SerDes 將并行寬總線串行化為多個差分信號對，傳送與數據并聯的時鐘。這些 SerDes 比較便宜，可以在通常需要同時使用多個 SerDes 的應用中，通過電纜或背板有效地擴展寬總線。

圖 1. DS90CR217 21位通道鏈路（channel-link）并聯時鐘串行器

8b/10b SerDes 將每個數據字節映射到 10 位代碼，然后將其串行化為單一信號對。10 位代碼是這樣定義的：為接收器時鐘恢復提供足夠的轉換，并且保證直流平衡（發送相等數量的“1”和“0”）。這些屬性使 8b/10b SerDes 能夠在有損耗的互連和光纖電纜上能夠以較少的信號失真高速運行。

圖 2. 8b/10b 串行器方框圖

位交錯 SerDes 將多個輸入串行流中的位匯聚為更快的串行信號對。此類型的 SerDes 以最少的布線將吞吐量最大化。

圖 3. 位交錯串行器方框圖。

嵌入式時鐘位（又稱為 開始-停止）SerDes

圖 4. DS92LV18 18 位總線 LVDS 嵌入式時鐘為串行器

可選總線寬度

嵌入式時鐘位體系結構可以將數據總線和時鐘串行化為一個串行信號對。兩個時鐘位，一低一高，在每個時鐘循環中內嵌入串行數據流，對每個串行化字(word)的開始和結束成幀（因此，為可選替代的名稱為“開始-結束位”SerDes），并且在串行流中創建立定期的上升邊沿。由于有效負載夾在嵌入式時鐘位之間，因此數據有效負載字寬度并不限定于字節的倍數。實際上，10 和 18 位總線的產品已面世。 

圖 5. 定期嵌入式時鐘位轉換。

接收器鎖定到隨機數據

加電之后，接收器自動搜索定期嵌入式時鐘的上升邊沿。由于數據有效負載的數據位會隨著時間的推移而更改值，但是時鐘位不隨時間發生更改，因此接收器能夠定位獨特的時鐘邊沿并與其保持同步。鎖定之后，接收器從串行流中恢復數據，而不管有效負載數據模式如何。這種自動同步功能通常稱為“鎖定到隨機數據”，并且無需外部系統干預。在接收器位于不受系統直接控制的遠程模塊的系統中，以及其中一個發送器廣播至多個接收器的系統中，這是一種特別有用的功能。在廣播情況下，插入總線的新接收器模塊將鎖定到隨機數據，無需通過發送培訓模式或字符來中斷到其他接收器的通信。

圖 6. 在熱插入期間接收器自動鎖定到隨機數據。

寬松的時鐘要求

大多數 SerDes 依靠嚴格控制發送和接收時鐘的抖動來實現鎖定和鎖定監測。然而，嵌入式時鐘位接收器對輸入的嵌入式時鐘上升邊沿進行同步，并且僅在初始同步期間才需要接收器參考時鐘，以防止鎖定至假諧波。這可以將發送和參考時鐘的抖動要求寬松至少一個數量級。實際上，接收器參考時鐘只需在發送時鐘頻率的 ± 50,000 PPM的范圍內即可。這在使用非標準振蕩器的系統中可以節省大量成本，因為可以使用成本非常低的標準頻率。

系統比較

嵌入式時鐘位 SerDes 特別適用于發送原始數據以及控制、奇偶校驗、幀、狀態等其他信號的應用。例如，基站、汽車影像/視頻和傳感器的信號處理系統，這里模擬/數字轉換器、相機或顯示器將原始數據傳遞給鏈路另一端的信號處理單元。為進行說明，假定在圖 7 的數據采集系統中使用美國國家半導體公司的 DS92LV18。這里DS92LV18 不僅將數據串行化，而且也將兩位附加信息串行化，例如，奇偶校驗、狀態位等。這些位與數據位一起以正常的A/D 采樣速率進行串行化，這樣便無需使用數據緩沖或附加邏輯電路。

圖 7.基于 DS92LV18 SerDes（上面）和 8b/10b SerDes（下面）實現的信號處理系統示例實現。

在同一個應用中使用 8b/10b SerDes 將更加復雜。附加的非面向字節控制信息必須以字節格式緩沖和發送。K28.5 逗號字符還必須在開始鏈路同步時發送，這就需要附加邏輯電路。這些附加的“非數據”字節需要 SerDes 比數據轉換速率更快地操作。這不僅對背板或電纜設計提出了更高的要求，而且需要某種空閑插入/刪除流控機制。盡管在數據通信系統中通常已經存在此類緩沖，但在許多非數據通信應用中，這種附加數據處理增加了不必要的開銷和復雜性。本示例說明若干附加位如何對系統設計產生重大影響。 

結論

如今的設計人員不必再必須使應用適應 SerDes，反過來可以根據應用選擇合適的 SerDes。嵌入式時鐘位 SerDes正在逐漸普及流行， 它增加了設計的靈活性，可以大幅減少系統成本和復雜性。

1 A. X. Widmer and P. A. Franaszek, A DC-Balanced, Partitioned-Block, 8B/10B Transmission Code, IBM J. Res. Develop. Vol. 27, No. 5, 1983

2 LVDS Owner’s Manual Design Guide, National Semiconductor Corporation, 2001, pp.