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tlm技術(shù)

TLM通信中常用的術(shù)語

TLM是transaction Level Modeling（事務(wù)級建模）的縮寫。簡單來說，一個(gè)transaction就是把具有某一特定功能的一組信息封...

2022-09-19 標(biāo)簽：fpga 通信 TLM 5.7k 0

深度剖析UVM中的Analysis port

Analysis port? 每個(gè)組件通過其TLM接口與系統(tǒng)中的其他組件進(jìn)行通信，用于給DUT發(fā)送激勵(lì)或者對DUT的行為進(jìn)行響應(yīng)。然而，在任何絕大多數(shù)...

2023-05-28 標(biāo)簽：UVM TLM Analysis 4.7k 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標(biāo)準(zhǔn)，主要用于構(gòu)造總線系統(tǒng)的SystemC模型。

2023-06-25 標(biāo)簽：UVM TLM TCPIP協(xié)議 4.2k 0

UVM環(huán)境debug的正確開啟方式

在使用UVM搭建環(huán)境時(shí)，遇到問題時(shí)，調(diào)試方式有千千萬萬，但很有必要了解下UVM庫提供了哪些內(nèi)建的調(diào)試手段，可以少走彎路，大大提升效率，而不是瘋狂加各種打印消息。

2023-07-03 標(biāo)簽：UVM TLM 4.2k 0

UVM driver和sequencer的通信

sequencer生成激勵(lì)數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類庫提供了uvm_sequencer基類，其參數(shù)為request和response數(shù)據(jù)類型。

2023-06-07 標(biāo)簽：UVM TLM sequence 3.2k 0

UVM手把手教程系列（二）Phase機(jī)制簡單介紹

UVM中的phase，按照其是否消耗仿真時(shí)間（$time打印出的時(shí)間）的特性，可以分成兩大類

2024-02-29 標(biāo)簽：UVM TLM DUT 3.1k 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個(gè)類對象，它包含了建模兩個(gè)驗(yàn)證組件之間的通信所需的任何信息。

2023-05-24 標(biāo)簽：UVM TLM FIFO存儲(chǔ) 3.1k 0

uvm中的Scoreboards介紹

在驗(yàn)證過程中讓DUT進(jìn)入特定場景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTL UVM TLM 3k 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。

2023-06-01 標(biāo)簽：編碼器 Verilog TLM 2.7k 0

UVM學(xué)習(xí)筆記（二）

更規(guī)范地傳遞信息，更方便地引入transaction級的隨機(jī)激勵(lì)。（一般來說，物理協(xié)議中的數(shù)據(jù)交換都是以幀或者包為單位的，而transaction就類似...

2023-05-26 標(biāo)簽：UVM TLM DUT 2.6k 0

在UVM中component之間如何通信呢？

在簡單的測試平臺(tái)里，component之間通過變量或者config_db機(jī)制通信是可行的，但是如果在復(fù)雜測試平臺(tái)中依然使用這種耦合性很強(qiáng)的方式通信的話，...

2023-05-26 標(biāo)簽：UVM TLM IMP 2k 0

SoC電子系統(tǒng)級設(shè)計(jì)OSCI TLM抽象模型

當(dāng)前，OSCI TLM1.0抽象模型在工業(yè)界的SoC電子系統(tǒng)級設(shè)計(jì)中已得到廣泛應(yīng)用，如早期的軟硬件集成、系統(tǒng)性能分析、結(jié)構(gòu)設(shè)計(jì)、功能驗(yàn)證等。但隨著抽象層...

2023-11-02 標(biāo)簽：soc ESL 模型 2k 0

SystemC TLM中的接口

SystemC TLM中的接口在SystemC TLM中，接口是一個(gè)C++的抽象類。抽象類中的所有方法都是用“=0”標(biāo)識(shí)表示的純虛函數(shù)。C++不允許創(chuàng)...

2023-11-02 標(biāo)簽：接口 ESL systemc 1.9k 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTL TLM 1.9k 0

UVM設(shè)計(jì)模式之觀察者模式解讀

Observer Pattern：對象之間定義一個(gè)一對多的依賴關(guān)系，當(dāng)一個(gè)對象改變的時(shí)候，所有依賴對象都會(huì)自動(dòng)收到通知。

2023-08-24 標(biāo)簽：UVM TLM 解耦控制 1.9k 0

創(chuàng)建agent的步驟

agent（如下圖）實(shí)例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標(biāo)簽：UVM TLM DUT 1.9k 0

TLM抽象模型介紹

（1）OCP-IP TLM抽象模型 OCP-IP（Open Core Protocol International Partnership）是推動(dòng)IP核...

2023-11-02 標(biāo)簽：通信 ESL 模型 1.8k 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。

2023-05-30 標(biāo)簽：UVM TLM DUT 1.8k 0

UVM Transaction-Level Modeling (TLM)介紹

驗(yàn)證生產(chǎn)力的關(guān)鍵之一是 **在一個(gè)合適的抽象級別上考慮驗(yàn)證問題** 。也就是說，在驗(yàn)證DUT時(shí)應(yīng)該創(chuàng)建一個(gè)支持適當(dāng)抽象級別的驗(yàn)證環(huán)境。雖然DUT實(shí)際接口...

2023-05-22 標(biāo)簽：TLM 驗(yàn)證 DUT 1.8k 0

接觸電阻與TLM技術(shù)深度解密：從理論到實(shí)操，快速掌握精準(zhǔn)測量核心

Xfilm埃利測量專注于電阻/方阻及薄膜電阻檢測領(lǐng)域的創(chuàng)新研發(fā)與技術(shù)突破，致力于為全球集成電路和光伏產(chǎn)業(yè)提供高精度、高效率的量檢測解決方案。公司以核心技...

2025-09-29 標(biāo)簽：測量接觸電阻 TLM 1.8k 0

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