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First Input First Output的縮寫，先入先出隊列，這是一種傳統的按序執行方法，先進入的指令先完成并引退，跟著才執行第二條指令。
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從上圖可以看出，可以將管道看成是一組水管，它允許數據從一個進程流向另一個進程，這也是管道名稱的由來。
在icestick板子上實現從FPGA到USB Host的數據傳輸
icestick 板載 USB 接口芯片 FT2232H 的端口 A 和端口 B 均與 FPGA ice40hx1k 相連。
英飛凌的芯片在汽車電子里用得可謂是頗多，剛好小編也用過，最近剛好在摸TC3系列的CAN模塊，剛好簡單寫寫。
在發射端，DS3（E3）時鐘和DS1（E1）時鐘由輸入引腳派生，但DS2（E2）時鐘頻率是DS3（E3）時鐘頻率的一小部分。出于設計原因，分數將表示為整...
Dallas Semiconductor高速微控制器系列允許系統設計人員通過內部UART優化串行通信。本應用筆記演示了如何利用這些增強型8051微控制器...
今天要說的這個是存儲一致性（memory consistency），不要跟前面講過緩存一致性（cache coherence）混淆了。
DS3112 DS3/E3多路復用成幀器具有三種多路復用工作模式。本應用筆記描述了器件如何從三種工作模式下的高速多路復用信號中恢復低速時鐘信號。該說明解...
出于功耗的考慮，易靈思在存儲方面提供了對hyperram的支持。在hyperram中使用中有些需要注意的，我們在這里稍做總結 。
DS3112 DS3/E3多路復用成幀器如何恢復低速時鐘信號
第一級，即M23級，將DS3信號解復用為7個獨立的DS2信號。不是恢復單個DS2時鐘，而是創建DS2使能。七個DS2使能中的每一個都處于活動狀態，每個D...
前文聊了隊列管理的幾種典型電路，硬件邏輯簡單，代碼實現時容易操作。鏈表也是隊列管理的常用電路，相比前文的幾種結構，會稍微復雜一些。
FIFO用于為匹配讀寫速度而設置的數據緩沖buffer，當讀寫時鐘異步時，就是異步FIFO。多bit的數據信號，并不是直接從寫時鐘域同步到讀時鐘域的。
我們都知道數字電路中有兩個最重要的概念，建立時間和保持時間。通過滿足建立時間和保持時間，我們可以確保信號被正確的采樣，即1采到便是1，0采到便是0。但是...
前言：工業自動化項目的控制邏輯雖然可以層層分解，這樣就可以使用大量相對比較簡單的編程指令去實現，但是，某些復雜工序很難使用簡單指令堆砌而成，這時，如果你...
降低同一時刻，多個發送報文的Burst Send問題。這個問題屬于QA1的延申。一個節點，發送的報文類型可以有多種（QA1提到）。
位寬變換：對于不同寬度的數據接口也可以用FIFO，例如單片機位8位數據輸出，而DSP可能是16位數據輸入，在單片機與DSP連接時就可以使用FIFO來達到...
AXI FIFO和AXI virtual FIFO兩個IP的使用方法
FIFO 是我們設計中常用的工具，因為它們使我們能夠在進行信號和圖像處理時緩沖數據。我們還使用異步FIFO來處理數據總線的時鐘域交叉問題。
自昊芯推出專題講解SCI串口通訊奇偶校驗，分為兩期講解，上期主要講解標準SCI模式下的奇偶校驗，本期主要講解增強FIFO模式下的奇偶校驗。
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