賽靈思公司（Xilinx）今天宣布推出Vivado設計套件2014.1版，這是業界唯一一款SoC增強型開發環境。該版本增加了UltraFast設計方法的自動化功能，讓所有器件的運行時間平均縮短達25%，性能提升5%。此外，2014.1版本還在Vivado HLS（高層次綜合）中新增了OpenCL內核硬件加速功能。

目前已有2，500多家客戶接受了UltraFast設計方法的培訓，UltraFast設計方法視頻教程也有30，000次觀看。賽靈思將不斷提高該設計方法的知名度和采用度，旨在提高設計人員的生產力。用UltraFast設計方法，設計團隊可將設計收斂從此前的數月縮短到數周。

現在全新第二版本Vivado設計套件2014.1中的UltraFast設計方法， 新增了Vivado對 28nm 7系列和20nm UltraScale 器件的支持。UltraScale架構在全面可編程架構的基礎上采用業界領先的ASIC技術，實現了數百Gbps的系統級性能，能以各種線路速率智能處理，從而將速率擴展到了Tb甚至TFLOP級水平。新版設計方法還包括使用了Cadence、Mentor Graphics和Synopsys流程的高層次綜合、部分重配置以及驗證工具。

增強工具功能

用UltraFast設計方法是提高生產力的最佳實踐方法，關鍵在于是否用正確的方法來制定設計約束以加快時序收斂。利用最新發布的交互式時序約束向導，Vivado設計套件 2014.1版能自動生成“生成即保證正確”的約束。該向導內置的智能功能可通過查詢Vivado設計數據庫，抽取時鐘結構和通常來源于IP重用的現有約束，然后指導用戶正確約束設計其它部分。

Vivado設計套件 2014.1版本還配套推出了最新賽靈思Tcl商店，設計人員可自行發布和分享合格腳本，用以執行有用功能并提高生產力。在Vivado集成設計環境中即可可訪問Tcl商店，該商店提供有開源腳本庫，設計人員使用這些腳本執行的功能可擴展Vivado設計套件的核心功能，而工具專家則能分享代碼，以提高更大用戶群的設計效率。今天宣布推出的Tcl應用能提供定制報告、分析、優化、工具流程控制和各種設計修改。

Vivado高層次綜合

Vivado HLS目前用于無線、醫療、國防和消費類等應用的高級算法中，用于加速IP創建、它可讓賽靈思All Programmable器件直接運用C、C++和System C規范，無需手動創建RTL。Vivado IP Integrator和Vivado HLS結合使用能大幅降低開發成本，相對于RTL而言能降低多達15倍。

隨著Vivado設計套件 2014.1版的推出，Vivado HLS現在能為OpenCL內核提供早期試用支持。OpenCL為編寫在不同異構平臺上執行的內核提供了框架和語言，現在能無縫轉換為運行于賽靈思All Programmable器件上的IP。此外，Vivado設計套件 2014.1版借助最新線性代數庫還可將Vivado HLS擴展用于各種信號處理應用，從而快速生成C/C++算法IP，滿足Cholesky分解、奇異值分解（SVD）、QR因式分解和矩陣乘法等函數需求。