Zynq-7000能干什么

阿里云 全新一代 FPGA 云服務(wù)器 F3正式上線啦

推開zynq-7000的大門

Vivado技巧：使用 “獨(dú)立的” .dcp 文件代替 .xci 文件

基于FPGA灰度圖像的形態(tài)學(xué)腐蝕

產(chǎn)學(xué)研聯(lián)手，F(xiàn)PGA 云加速人工智能應(yīng)用大比拼開擂

基于vivado HLS的幀差圖像實(shí)現(xiàn)

基于FPGA的實(shí)時(shí)移動(dòng)目標(biāo)的追蹤

基于FPGA的數(shù)字識(shí)別的實(shí)現(xiàn)

詳解 EDDP：一款開源的電機(jī)控制開發(fā)平臺(tái)

1 背景知識(shí)

在2010年4月硅谷舉行的嵌入式系統(tǒng)大會(huì)上，賽靈思發(fā)布了可擴(kuò)展處理平臺(tái)的架構(gòu)詳情，這款基于無處不在的ARM處理器的SoC可滿足復(fù)雜嵌入式系統(tǒng)的高性能、低功耗和多核處理能力要求。賽靈思可擴(kuò)展處理平臺(tái)芯片硬件的核心本質(zhì)就是將通用基礎(chǔ)雙ARM Cortex-A9 MP Core處理器系統(tǒng)作為“主系統(tǒng)”，結(jié)合低功耗28nm工藝技術(shù)，以實(shí)現(xiàn)高度的靈活性、強(qiáng)大的配置功能和高性能。由于該新型器件的可編程邏輯部分基于賽靈思28nm 7系列FPGA，因此該系列產(chǎn)品的名稱中添加了“7000”，以保持與7系列FPGA的一致性，同時(shí)也方便日后本系列新產(chǎn)品的命名。

1.1 什么是SOC
SoC 這個(gè)術(shù)語常用于指專用集成電路 （Application Specific Integrated Circuit，ASIC），它上面可以有數(shù)字的、模擬的和射頻的元件，和混合信號(hào)模塊組合起來來實(shí)現(xiàn)模擬 - 數(shù)字轉(zhuǎn)換和數(shù)字 - 模擬轉(zhuǎn)換（ADC 和 DAC）。單就數(shù)字部分而言，一塊 SoC 可以組合上數(shù)字系統(tǒng)所有的功能：處理、高速邏輯、接口、存儲(chǔ)器等等。所有這些功能也可以用物理上分立的器件來實(shí)現(xiàn)，然后在印刷電路板 （PCB）的層面上組合起來。SoC 的解決方案成本更低，能在不同的系統(tǒng)單元之間實(shí)現(xiàn)更快更安全的數(shù)據(jù)傳輸，具有更高的整體系統(tǒng)速度、更低的功耗、更小的物理尺寸和更好的可靠性。事實(shí)上有一大堆無可辯駁的理由來說明 SoC 比等價(jià)的分立元件系統(tǒng)要強(qiáng)！可以看一下圖1和圖2，這是關(guān)于板上系統(tǒng)和片上系統(tǒng)的簡單圖形化比較。

圖1 板上系統(tǒng)

圖2 片上系統(tǒng)

1.2 嵌入式 SoC 的簡單剖析?
處理器可以被看作是硬件系統(tǒng)的中央單元。軟件系統(tǒng) （軟件 “ 棧 ”）是運(yùn)行在處理器上的，由應(yīng)用程序 （通常是基于操作系統(tǒng)的）和一個(gè)更低的與硬件系統(tǒng)打交道的軟件功能層組成的。系統(tǒng)單元之間的通信是通過互聯(lián)進(jìn)行的。這種互聯(lián)可能是直接的、點(diǎn)對點(diǎn)鏈接，也可能是服務(wù)于多個(gè)單元的總線。如果是后者，就需要協(xié)議來管理總線訪問。注意的是，盡管圖 3 所示是有外設(shè)連接著的單一總線，但是一個(gè)處理器可以具有多個(gè)總線連接。?

圖3 嵌入式 SoC 的硬件系統(tǒng)架構(gòu)

圖 4 給出了把圖 3 所示的硬件系統(tǒng)映射到圖 2 所描繪的 Zynq 芯片上的樣子兩者的架構(gòu)都被大大地簡化了， 因?yàn)槟壳拔覀兊哪繕?biāo)只是從高層闡述嵌入式SoC是如何映射在 Zynq 芯片上的。PS 具有固定的架構(gòu)，承載了處理器和系統(tǒng)存儲(chǔ)區(qū)，而 PL 完全是靈活的，給了設(shè)計(jì)者一面 “ 空白畫布 ” 來創(chuàng)建定制的外設(shè)，或重用標(biāo)準(zhǔn)外設(shè)?；ヂ?lián)是通過連接了 PS 和 PL 的 AXI 接口來實(shí)現(xiàn)的。?

圖4 軟件系統(tǒng)、硬件系統(tǒng)和 Zynq 架構(gòu)之間的關(guān)系?

2 硬件介紹

圖5? Zynq 處理器系統(tǒng)?

如圖5所示，所有的 Zynq 芯片都有相同的基本架構(gòu)。主要由兩大部分組成PS（Processing System）和PL（Programmable Logic）組成。

2.1 PS端
作為處理器系統(tǒng)的基礎(chǔ)，所有的芯片都包含了一顆雙核 ARM Cortex-A9 處理器。 這是一顆 “ 硬 ” 處理器 —— 它是芯片上專用而且優(yōu)化過的硅片元件。PS由APU（Application Processing Unit，APU ）、擴(kuò)展外設(shè)接口、存儲(chǔ)器接口、互聯(lián)接口、時(shí)鐘發(fā)生電路、以及cache 存儲(chǔ)器等電路組成。這里重點(diǎn)介紹一下APU。

圖6 應(yīng)用處理器單元（APU）的框圖?

如圖6所示，APU(應(yīng)用處理器單元 ) 主要是由兩個(gè) ARM 處理核組成的，每個(gè)都關(guān)聯(lián)了一些可計(jì)算的單元：一個(gè) NEONTM 媒體處理引擎（Media Processing Engine，MPE）和浮點(diǎn)單元 （Floating Point Unit，F(xiàn)PU）；一個(gè)內(nèi)存管理單元（Memory Management Unit，MMU）；和一個(gè)一級(jí) cache 存儲(chǔ)器（分為指令和數(shù)據(jù)兩個(gè)部分）。APU 里還有一個(gè)二級(jí) cache 存儲(chǔ)器，再往下還有片上存儲(chǔ)器 （On Chip Memory，OCM）。最后，由一個(gè)一致性控制單元（Snoop Control Unit，SCU）在 ARM 核和二級(jí) cache 及 OCM 存儲(chǔ)器之間形成了橋連接，這個(gè)單元還部分負(fù)責(zé)與 PL 對接，圖中沒有標(biāo)出這個(gè)接口。?

2.2 PL端
Zynq 架構(gòu)的第二個(gè)主要部分是可編程邏輯。這是基于 Artix?-7和Kintex?-7的 FPGA 組件的 。圖7 描繪了 Zynq 芯片的 PL 部分，其中幾個(gè)功能被高亮了出來。PL 主要是由通用FPGA 邏輯部分組成的，這個(gè)FPGA 是由邏輯片和可配置邏輯塊 （ConfigurableLogic Block，CLB）組成的，另外還有用于接口的輸入 / 輸出塊（Input/ OutputBlock，IOB）（注意這些都是 Xilinx 專有的術(shù)語） 。?

圖7 邏輯部分及其組成單元?

可配置邏輯塊 (CLB) — CLB 是邏輯單元的小規(guī)模、普通編組，在 PL 中排列為一個(gè)二維陣列，通過可編程互聯(lián)連接到其他類似的資源。每個(gè) CLB 里包含兩個(gè)邏輯片，并且緊鄰一個(gè)開關(guān)矩陣。

片 （Slice） — CLB 里的一個(gè)子單元，里面有實(shí)現(xiàn)組合和時(shí)序邏輯電路的資源。Zynq 的片是由 4 個(gè)查找表、8 個(gè)觸發(fā)器和其他一些邏輯所組成的。

查找表 （Lookup Table，LUT） — 一個(gè)靈活的資源，可以實(shí)現(xiàn) （一）至多 6個(gè)輸入的邏輯函數(shù)；（二）一小片只讀存儲(chǔ)器 （ROM）； （三）一小片隨機(jī)訪問存儲(chǔ)器 （RAM）；或 （四）一個(gè)移位寄存器。LUT 可以按需組合起來形成更大的邏輯函數(shù)、存儲(chǔ)器或移位寄存器。

觸發(fā)器（Flip-flop，F(xiàn)F） — 一個(gè)實(shí)現(xiàn) 1 位寄存的時(shí)序電路，帶有復(fù)位功能。FF 的一種用處是實(shí)現(xiàn)鎖存。

開關(guān)矩陣 （Switch Matrix） — 每個(gè) CLB 旁都有一個(gè)開關(guān)矩陣，實(shí)現(xiàn)靈活的布線功能來（一）連接 CLB 內(nèi)的單元；或（二）把一個(gè) CLB 與 PL 內(nèi)的其他資源連接起來。?

進(jìn)位邏輯 （Carry Logic） — 算術(shù)電路需要在相鄰的片之間傳遞信號(hào)，這就是通過進(jìn)位邏輯來實(shí)現(xiàn)的。進(jìn)位邏輯把布線和復(fù)用器組成鏈條來連接一個(gè)垂直列上的片。

輸入 / 輸出塊 （Input/Output Blocks，IOB） — IOB 實(shí)現(xiàn)了 PL 邏輯資源之間的對接，并且提供物理設(shè)備 “ 焊盤 ” 來連接外部電路。每個(gè) IOB 可以處理一位的輸入或輸出信號(hào)。IOB 通常位于芯片的周邊。?

3 設(shè)計(jì)流程

圖8? Zynq-7000的基本設(shè)計(jì)流程框圖

如圖8所示，Xilinx Zynq-7000系列的基本設(shè)計(jì)流程從需求和技術(shù)指標(biāo)開始，進(jìn)入系統(tǒng)設(shè)計(jì)后首先進(jìn)行軟硬件劃分，硬件部分通過vivado軟件進(jìn)行設(shè)計(jì)，包括Zynq-7000系統(tǒng)的搭建、綜合、布局布線、約束生成bit文件等步驟。軟件部分通過SDK來設(shè)計(jì)。最后嵌入式系統(tǒng)聯(lián)合調(diào)試。