Rapid IO協議由于無主機，且各設備之間可以并行交換信息，所以廣泛應用于對交換速率要求高，且交互復雜的應用中。Xilinx現在有支持Serial RapidIO Gen2的核，可以應用在此場景中，但Xilinx 的 Rapid IO 核對外接口僅有 AXI 流接口 ， 且對各類數據流的處理需要外部單獨設計， 不能方便的對消息、 門鈴、 數據進行讀寫傳輸。

1. Xilinx IP核配置
Rapid IO 物理層在 Vivado 的 IP 列表中可以找到。

在 block design 界面下， 找到 Rapid IO 物理層的核， 添加到 block design 設計中， 雙擊進行配置。

第一個配置界面中選擇基本配置或者高級配置， 我們的設計均按照高級配置進行設置； 在系統配置選項， 選擇 link width 位寬、 Gbaud速率、 ref_clk 頻率； 在 Device ID 框中配置設備 ID； 因為核需要知道設備 ID， 選擇附加控制和狀態接口 ， 其它設置默認。

邏輯層設置頁面， 選擇支持維護， 其它按照默認設置即可。

IO 設置頁面， IO 端口設置為 Condensed I/O， Messaging 端口設置為 Separate Messaging port， 均選擇 HELLO format。

緩沖層頁面按照默認設置即可。

物理層頁面按照默認設置即可。

邏輯寄存器 頁面 可以自定義 設置 Assembly CAR， Processing Element Feature CAR 選擇 Memory 類型。

物理寄存器頁面按照默認設置即可。

邏輯共享頁面設置為在核內包含共享邏輯。

2. AXI轉SRIO模塊
本模塊實現對Xilinx核的數據流信息進行處理， 并映射到CPU的寄存器， 用于以Rapid IO作為交換的高速數據傳輸應用。

CPU通過AXI從接口接收和發送消息、門鈴，大塊數據傳輸，通過AXI主接口寫入和讀出DDR，然后通過IO_RX、IO_TX接口發往srio_gen2核。

AXI轉SRIO核內部構造如圖所示。

IO_RX接口接收的大塊數據，通過Wdata_ch寫入事務管理器，再經過AXI-M總線，寫入DDR緩存；需要發送出去的大塊數據，通過AXI-M總線，從DDR緩存讀出，經過Rdata_ch讀事務管理器，發往IO_TX接口。

IO_RX和IO_TX的門鈴，以及MSG的消息，傳輸到門鈴、消息事務處理模塊，然后送往CPU。

在Vivado工程設計中的連接圖（清晰PDF版本?https://download.csdn.net/download/web_star/10310707）。

通過AXI轉SRIO模塊，大大簡化了設計，且可以通過CPU發送消息、門鈴，且可以發起和接收高速大量DMA數據。