隨著測試環境越來越復雜，需要采集的參數種類越來越多，要求采集系統連續采集各種傳感器輸出的模擬信號，而目前常用的固態存儲器件FLASH的寫入速率比較低。本文提出一種基于FPGA（現場可編程門陣列）片上集成的高速FIFO實現采集數據的高速緩存并通過對高速FIFO的讀寫操作實現總線同步數據傳輸，提高數據的傳輸速率。

引言

高速數據采集系統目前已在雷達、聲納、遙測、動態測試等領域得到廣泛應用。它的關鍵技術是高速ADC技術、數據存儲與傳輸技術。目前各種測試環境越來越復雜，需要采集的環境參數及被測體各種動態參數的數目越來越多，多路信號的采集過程是實時的、連續的，因此，需要將待測參數實時、準確地存儲下來[1]。此外，由于ADC芯片輸出采樣數據流的速率很高，需要大容量存儲單元對采集數據進行存儲。而目前常用的存儲介質FLASH 的數據寫入速度相對較低。因此，在數據的多通道采集及大容量存儲模塊之間加入高速緩沖存儲器能夠解決數據的緩存及速度匹配問題。

1 高速緩存的實現

通常，高速緩存的實現有四種方法[2-3]：

第一種是FIFO（先進先出）方式。FIFO具有兩套數據線而無地址線，可在一端進行寫操作，另一端進行讀操作，數據進行順序傳輸，因而能夠達到很高的傳輸速度和效率，且由于省去了地址線而有利于PCB板的布線和硬件電路設計。缺點是只能順序讀寫數據，且輸入與輸出數據總線寬度相等，不能滿足采集或存儲模塊與控制模塊數據總線帶寬不等的應用場合，兩套數據線會占用控制器件大量I/O端口。

第二種是雙口RAM方式。雙口RAM具有兩套獨立的數據、地址和控制總線，因而可從兩個端口同時讀寫而互不干擾。雙口RAM也能達到很高的傳輸速度，并且具有隨機存取的優點。缺點是采用雙口RAM需要占用大量的控制器件的I/O端口，并且高速雙口RAM價格昂貴。

第三種是由高速SRAM或DRAM及相應的控制邏輯組成的緩存器。這種緩存器具有數據、地址和控制總線。優點是可隨機存取，同時較大容量的SRAM和DRAM容易得到且價格適中，缺點是切換控制電路比較復雜。

第四種是采用VHDL硬件描述語言，充分利用Xilinx公司SpartanⅡ系列FPGA的系統資源，設計實現了一種片上集成的高速同步FIFO，它不僅提供了數據緩沖，而且通過對高速緩存的讀寫操作能夠實現總線接口兩端的數據同步傳輸，提高數據傳輸效率。

綜合考慮以上四種高速緩存的實現方案的性能、成本和實現復雜度，筆者選用第四種方案。系統組成原理框圖如圖1所示。

圖1 采集系統組成原理框圖

筆者設計的采集系統能夠采集64通道模擬信號，采集數據經過系統內部總線高速背板總線傳輸到存儲器模塊。采集單元將轉換數據寫入高速緩存中，由控制器件將數據以高速速率寫入總線。其中ADC是一個8位精度、20MSPS采樣速率模數轉換器。由于A/D連續采樣數據，若控制器件一直處于連續讀數狀態，這將占用其大部分的處理時間，增加功耗。因此最好的方法是采用高速緩存來存儲采樣數據，再集中傳輸一批數據，從而可以成倍提高系統內總線數據流通速率。

系統中采用容量比較大的FPGA，利用VHDL硬件描述語言完成數據的高速讀寫和對ADC采集模塊的控制操作。為保證設計的硬件系統體積盡可能小，因此在不增加系統的硬件負擔的前提下，利用FPGA實現片上集成高速同步緩沖存儲器。這種實現方法可以使采集系統靈活、簡單、方便，具有很強的可擴展性，可根據需要設計為不同數據寬度、不同容量的數字系統，接口電路簡潔且不占用系統地址資源，系統移植或升級換代方便，而且控制簡單，易于實現。

2 FPGA實現片上集成高速FIFO

2.1 FIFO結構設計

本設計中選用的控制器件FPGA為Xilinx公司Spartan-ⅡE系列XC2S100E，共有10個Block RAM，每個Block RAM的存儲容量為4096-bit同步雙口RAM[57]。每個端口都有獨立的控制信號，并且每個端口的數據總線寬度可以獨立配置。Block RAM可以用作FPGA片上和片外緩沖的FIFO，高速并行訪問的緩沖存儲器和總線寬度轉換器等[4]。

ADC采集單元進入的數據是8位，為了使記錄器內數據傳輸速度加快，背板數據總線寬度為16位。因此設計中采用把4個雙口RAM RAMB4_S4_S4并行連接構成16位數據寬度，1K深度的高速FIFO，如圖2所示。ADC采集模塊通過數據寬度轉換模塊將8位數據先經過FPGA內部數據寬度轉換模塊將輸入的8位數據組合成16位數據。寫入高速FIFO中。由于64路采集卡采樣率為20Mbps，而集成FIFO讀時鐘的頻率為30MHz。因此數據寫入總線速率能達到60Mbyte/s。集成FIFO容量為16Kbit，每采集10us傳感器信號，系統主控模塊通過總線請求信號REQ授予該采集卡4us總線使用權，將緩存中的數據寫入總線，然后存儲到存儲器陣列中。能夠保證采集數據不會溢出。

圖2 FPGA集成1K深度非對成同步FIFO

本設計中用讀地址和寫地址相減結果來判斷FIFO 的存儲狀態。當讀寫地址的差值不相同時，說明FIFO內有數據，如果地址差為±1024說明FIFO已寫滿，如果差值小于±1024說明FIFO未滿。當讀寫地址的差值相同時，說明FIFO內沒有數據為空狀態。程序如下所示：

offset <= "0000000000" when(f_addrd = f_addwr)

else (f_addwr - f_addrd) when(f_addwr > f_addrd)

else (1023 + f_addwr - f_addrd);

2.2 同步數據傳輸時序設計

同步數據傳輸是指時鐘選通信號CLK由驅動芯片伴隨發送數據一起發送。在同步數據收發中，數據信號同時鐘選通信號一起發向接收端。選通信號用于接收端鎖存數據信號。如圖3所示。

圖3 源同步數據傳輸

與現有技術（常用并行總線傳輸技術）相比，本設計所采用源同步數據傳輸方法最大的優點是提高了總線數據傳輸速度的最大值，放棄了常用并行總線傳輸時序中由數據接收端發出的控制信號對總線數據傳輸操作進行同步的方法，而是使得數據同步信號和數據信號由數據源端總線接口同步發出，二者的傳輸路徑、方向、走線長度都基本相同。二者之間的傳輸時間差異僅為板卡（或芯片）的傳輸抖動，按照目前器件水平，二者之間的延遲可以控制在1ns量級。基本可以滿足這兩個信號（數據同步信號和數據信號）同時到達數據接收端板卡接口的要求，實現總線上的高速數據傳輸。

對片上集成高速FIFO的讀寫操作采取分時進行，當啟動采集信號有效時，將采集數據寫入高速緩存中，直至停止采集。當總線授予該采集單元使用權后，進行高速緩存的讀數操作，將數據寫入總線。控制器件對高速FIFO的讀控制時序如圖4所示。

圖4 高速FIFO的讀操作時序

當系統主控模塊授予該采集單元總線使用權后，即REQ=’0’,由主控模塊寫入總線標識位146F、146F，寫入當前采集單元的16位卡地址和32位幀計數。此時，判斷高速緩存FIFO中是否有數據，如果有，進行讀數操作；若沒有，則等待。當高速緩存FIFO中有數據（fifone=’0’）時，為提高總線寫入速度，在寫入數據的同時，讀出FIFO中的下一個數。因此寫入總線第一個數據為無效數據。隨后依次寫入AD編碼數據。當主控模塊收回總線使用權，采集單元控制邏輯保證將當前數據正確寫入存儲器總線接口電路，總線寫信號buswr置為弱上拉，數據總線置為高阻態。FIFO數據寫入總線部分程序如下所示。

when st15=>

if f_rq='0' then

if offset<5 then

s_state<=st15;

else ----FIFO中數據不空

f_addrb<=f_addrb+1;

f_memwr<='0';

f_fiford<='0';

f_memd<=f_fifod; ----寫入數據到總線

s_state<=st16;

end if;

else

s_state<=st17;

end if;

when st16=>

f_memwr<='1';

f_fiford<='1';

s_state<=st15;

3 結論

基于目前采集參數多樣化，系統硬件體積小型化的發展趨勢，本文針對自己設計的多通道數據采集系統的硬件設計中，提出了利用所選FPGA器件的特點，選擇了資源占用最少、效率較高的片上集成高速緩存，解決了高速數據采集通道多、數據量大、實時性高的問題。并且通過對高速FIFO的讀寫操作實現總線同步數據傳輸的方法提高數據傳輸速率。該采集系統已通過項目驗收，已實現社會經濟效益達100萬。并且通過使用泰克示波器TDS3054B測量系統內總線寫同步信號頻率為30MHz/s，即系統內總線數據傳輸速率能夠達到60MByte/s。