針對LVDS高速數據傳輸，本文分析并比較了三種有效的傳輸方案。結合這些方案的
特點和合成孔徑雷達成像的需求，本文實現了使用高速時鐘采樣進行同步接收的LVDS傳輸方案。該方案有效地解決了在LVDS傳輸中時鐘不連續，沒有數傳控制信號, 和傳輸數據沒有特定幀結構用于數據同步的問題。文中使用FPGA實現了該方案并完成了傳輸試驗。結果表明,該傳輸系統在3m長的傳輸距離上可穩定地傳輸100MBps的數字信號。
關鍵詞： 合成孔徑雷達，低電壓差分傳輸，現場可編程門陣列，同步
在合成孔徑雷達(Synthesis Aperture Radar，簡寫為SAR)成像處理系統中，大量通道接
收機的輸出信號經A/D 變換后需要通過高速數據總線送給SAR 處理機。因此，高速數據總線及其互聯網絡是決定SAR 處理系統性能的關鍵因素之一[1]。數據總線有并行和串行兩類，并行數據總線引線多，布線困難，且難以為具有一定傳輸距離的設備間的互聯提供高速可靠的傳輸。低電壓差分信號（Low Voltage Differential Signaling，簡寫為LVDS）是一種用低擺幅的差分電壓串行傳輸信號的技術。這種信號能在差分PCB 導線對或平衡電纜上以幾百Mbps 甚至上Gbps 的速率傳輸，具有低電壓、低輻射、低功耗、低成本和可內含時鐘等優點[2]，尤其適用于對傳輸距離有要求的設備間高速數據傳輸。但是，LVDS 只定義了信號電氣規范，作為一個完整的數據通信規范還需要相應的數據傳輸控制。為了解決這個問題，本文了給出了三種有效的利用LVDS 進行高速數據傳輸的方案并進行了分析比較。文中參考這些方案的特點，結合SAR 處理系統的需求，給出了一種用現場可編程門陣列(Field Programmable Gate Array, 簡寫為FPGA)實現的LVDS 接口方案，并完成了相應的測試。