在Virtex-5系列的FPGA中包含了一些高級的數據傳輸和處理資源，如雙倍數據速率（DDR）操作、可編程輸入延遲（IDELAY）以及數據串行器/解串器（SERDES）。在FPGA資源應用中，中北大學電子測試技術國家重點實驗室對FPGA的低壓差分信號（LVDS）高速差分接口應用做了一些相關的研究。在芯片間的高速數據傳輸應用中，也有一些諸如PCI等方式的研究。下面重點研究了如何利用FPGA自身資源，進行基于動態比特自校正技術的高速數據無差錯傳輸。

1、動態校正模式

高級輸入輸出選擇（SelectIO）資源中的可編程輸入延遲單元（IDELAY）由64個tap的環繞延遲單元組成，每個延遲單元都有標定的tap分辨率。一個IDELAY的最大延遲是200MHz的一個時鐘周期即5ns，那么每個tap的延遲時間為78.125ns。IDELAY單元的校正延遲功能對于高速數據和采樣時鐘的匹配是非常有用的。結合具體的工程應用直接用時鐘去采樣高速數據會出現誤碼，采用基于IDELAY單元的動態校正延遲的接收結構能有效的解決此問題。基于IDELAY單元的傳輸結構如圖1所示。

1.1、訓練序列和數據選擇

訓練序列作為動態校正在學習過程中的數據源，要滿足實際數據隨機特性的要求，每個鏈路的數據源也應該具有一定的差異。訓練序列的長度可以根據實際情況而定。

IDELAY單元的64個tap最大延遲是5ns，而實時數據速率為320Mbps，即一個時鐘周期為3.125ns。在發送端保證同步后，實際的接收端數據之間的延遲差異較小，在一個時鐘周期以內。考慮到實際延遲差異和校正的最大動態范圍，數據在經過IDELAY單元后，任意兩兩之間的延遲差異都在2個時鐘周期以內。訓練序列的周期時間應該大于最大延遲差異的2倍，即訓練序列長度應該大于4，才能滿足鏈路間數據的同步要求。

在實際工程應用中，為了減少程序的復雜度，降低FPGA資源的消耗，選用長度為5的訓練序列。實際采用的訓練序列如表1所示。

數據選擇模塊根據動態校正模塊反饋的狀態信 息選擇發送給接收端的數據源。在動態校正成功之前一直發送訓練序列，直到校正成功后再發送AD采集數據。數據選擇在整個數據流中起到一個總開關的作用，要求動態校正模塊能準確地進行數據延遲，使采樣時鐘的邊沿在數據窗口的中間，保證能夠穩定地采集到數據。

1.2、動態校正

動態校正模塊的主要功能是完成數據的動態延遲，使采樣時鐘能夠正確采集到數據。由于動態延遲的范圍在2個時鐘周期以內，有可能會使通路間的數據相差1個或者2個時鐘周期，而通路內部比特之間的延遲差異較小。通過訓練序列的先驗信息來修正IDELAY的延遲tap數，使其通路內部比特實現同步。bit校正的主要功能是調整每個通路內部所有比特，保證每比特都能被采樣時鐘正確采集，同時使整個通路數據比特之間沒有周期差異。動態延遲的范圍是正負32tap，包含在2個工作時鐘周期以內，在同一時刻的輸出，可能會造成8個字節數據的不同步，而每個字節內部的比特間的延遲差異較小，通過訓練序列的先驗信息來修正同一字節內單bit的IDELAY延遲tap數，使單字節內部比特達到同步。

2、bit動態校正

bit動態校正模塊主要包括：bit選擇器、bit動態 校正狀態機、bit校正控制和校正命令譯碼器等子模塊。bit校正結構圖如圖2

所示。

bit校正控制的主要目的是管理bit選擇器和校正命令譯碼器，使其能實現一對一的準確校正而不出現混亂。校正控制首先選擇第1比特進行校正，校正結束后接著選擇第2比特進行校正，直到最后一比特完成bit校正完成后，給出整個通路bit校正結束的標志。

bit選擇器模塊根據bit校正控制給出的數據選擇控制線，選出需要校正的相應比特對應的雙沿數據轉單沿數據的原語（IDDR）或者ISERDES的輸出數據。

校正命令譯碼器的功能是bit選擇器的逆過程。具體來說，它是根據bit校正控制的數據選擇控制線，然后把bit動態校正狀態機給出的校正命令譯碼給相應的IDELAY單元，使此比特的延遲校正到最佳狀態。

bit動態校正狀態機是整個動態校正過程的關鍵模塊。首先對通路的最低位進行校正，最低位即bit選擇器選擇的第1比特，以第1比特為例，訓練序列為8’h01、8’hFE、8’h01、8’hFE、8’h01的循環序列，最低位為10101的周期序列。不同通路的訓練序列不同，訓練序列中第1比特也會出現01010的周期序列，所以這2種序列的檢測同時進行。序列檢測不僅和發送的序列相關，還與數據速率操作模式有關。無論采用雙倍數據速率還是4倍數據速率操作模式，由于訓練序列本身具有的周期性，所以不論經過1:2還是1:4串并轉換后仍然具有周期性，2種操作模式下的序列周期都是5個時鐘周期。2種操作模式下2種序列的輸出數據如表2所示。以雙倍數據速率操作模式為例，發送端在一比特單端線上傳輸01010的周期序列，那么接收端雙倍速率輸出為發送序列的1:2的串并轉換輸出，即2‘b01、2’b01、2‘b00、2’b10、2‘b10的周期序列。

第1比特校正成功后進行其余比特校正時，以此通路訓練序列為標準進行相應的序列檢測。訓練序列具有良好的規律性，一個通路中每比特極性變化規律完全一樣。只需知道此通路中每比特與第1比特的極性相同還是相反，就可以檢測此比特數據是否正確。因此第1比特除外的其余比特可以直接根據此通路的訓練序列進行極性對比，得出相應的極性標識，再由極性標識直接進行數據對比即可判定數據正確與否。

檢測到正確序列后，如果沒有超過最大延遲，那么將繼續進行延遲操作，同時跟蹤數據，檢測數據是否仍然為正確序列。直到數據窗口延遲到邊緣時停止延遲，如果數據窗口大小達到基本要求后，那么鎖定此數據窗口，糾正采樣點回到數據窗口的中間位置，此采樣點得到的采集數據正是穩定的期望數據。

3、測試結果分析

按照前述的動態校正的方法，用信號源、高速AD以及單片的xc5vsx95t芯片進行實際的硬件測試，得到普通模式下數據傳輸的波形結果和經過動態校正后的波形結果對比圖，分別如圖3和圖4所示。

圖3中原始數據是由信號源產生的一個標準正弦波形，由于傳輸線的不同延遲、信號間干擾和熱噪聲等多方面影響，出現了圖中接收端的輸入信號的畸變波形，導致普通模式接收到的傳輸數據波形不平滑。從波形對比分析來看，普通傳輸模式雖然資源消耗小，操作簡單，但在高速數據傳輸時時序問題比較突出，誤碼率較高，高速數據傳輸的質量比較差。

圖4為比特校正模式下，串轉并后2個通路輸出數據的仿真結果。測試時，用信號源產生正弦信號，送到高速AD去采樣得到320Mbps的高速數據信號進入FPGA，即是圖4中的輸入信號，很顯然，比特間存在較大延遲差異。校正模塊準備就緒后（即訓練完成標志變為高電平），立即開始輸入數據，從圖4中可以看出，經過比特校正后的輸出波形0路輸出和1路輸出比輸入數據光滑很多。與普通的數據傳輸模式相比較，波形有非常好的改善，克服了時序問題及邏輯和誤碼的問題，通過對比試驗證明了此方案的可行性。

4、結束語

上述提出了一種高速數據并行傳輸的比特自校正方法，充分利用了FPGA的高級SelectIO資源中的可編程輸入延遲單元進行比特校正，使數據的建立時間或保持時間能較好地滿足實際要求，解決了320Mbps、64bits并行總線高速數據并行傳輸的難題。通過測試結果及分析可以發現，經過比特校正后，高速信號傳輸的質量得到了很大改善，能夠滿足實際的工程應用要求。目前這種技術已經在類似的高速數據傳輸項目中進行了廣泛應用，均取得了良好的效果，由此也證明了此方法的可靠性和可移植性。