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FPGA簡單介紹
FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元（LE）。
現在的FPGA不僅包含以前的LE,RAM也更大更快更靈活，管教IOB也更加的復雜，支持的IO類型也更多，而且內部還集成了一些特殊功能單元，包括以下部分：
DSP:實際上就是乘加器，FPGA內部可以集成多個乘加器，而一般的DSP芯片往往每個core只有一個。換言之，FPGA可以更容易實現多個DSP core功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可以遠遠超過一個高速乘加器。
SERDES:高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了SERDES模塊，FPGA可以很容易將這些高速串行接口集成進來，無需再購買專門的接口芯片。
CPU?core:分為2種，軟core和硬core.軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core,實現多核并行處理。硬core是在特定的FPGA內部做好的CPU core,優點是速度快、性能好，缺點是不夠靈活。
不過，FPGA還是有缺點。對于某些高主頻的應用，FPGA就無能為力了?，F在雖然理論上FPGA可以支持的500MHz,但在實際設計中，往往200MHz以上工作頻率就很難實現了。好了，下面步入正題：FPGA的設計要點。
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FPGA發展史
FPGA的發展歷史如下圖所示。相對于PROM、PAL/GAL、CPLD而言，FPGA規模更大性能更高。
圖1 FPGA發展史
FPGA芯片主流生產廠家包括Xilinx、Altera、Lattice、Microsemi，其中前兩家的市場份額合計達到88%。目前FPGA主流廠商全部為美國廠商。國產FPGA由于研發起步較美國晚至少20年，目前還處于成長期，僅限于低端，在通信市場還沒有成熟應用。
2015年12月，Intel公司斥資167億美元收購了Altera公司。Altera被收購后不久即制定了英特爾處理器與FPGA集成的產品路線圖。這兩種產品集成的好處是可以提供創新的異構多核架構，適應例如人工智能等新市場的需求，同時能大幅縮減功耗。
圖2 FPGA在電信領域的應用歷史
FPGA在航天、軍工、電信領域有非常成熟和廣泛的應用。以電信領域為例，在電信設備一體機階段，FPGA由于其編程的靈活性以及高性能被應用網絡協議解析以及接口轉換。
在NFV（NetworkFunction Virtualization階段，FPGA基于通用服務器和Hypervisor實現網元數據面5倍的性能提升，同時能夠被通用Openstack框架管理編排。
在云時代，FPGA已經被作為基本IaaS資源在公有云提供開發服務和加速服務，AWS、華為、BAT均有類似通用服務提供。
截至目前，Intel的Stratix 10器件已被成功應用于微軟實時人工智能云平臺Brainwave項目。
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FPGA整體結構
FPGA架構主要包括可配置邏輯塊CLB（Configurable Logic Block）、輸入輸出塊IOB（Input Output Block）、內部連線（Interconnect）和其它內嵌單元四個部分。
CLB是FPGA的基本邏輯單元。實際數量和特性會依器件的不同而改變，但是每個CLB都包含一個由4或6個輸入、若干選擇電路（多路復用器等）和觸發器組成的可配置開關矩陣。開關矩陣具有高度的靈活性，經配置可以處理組合型邏輯、移位寄存器或 RAM。
FPGA可支持許多種I/O標準，因而可以為系統設計提供理想的接口橋接。FPGA 內的I/O按bank分組，每個bank能獨立支持不同的I/O標準。目前最先進的FPGA提供了十多個I/O bank，能夠提供靈活的I/O支持。
CLB 提供了邏輯性能，靈活的互連布線則負責在CLB和I/O之間傳遞信號。布線有幾種類型，從設計用于專門實現 CLB 互連（短線資源）、到器件內的高速水平和垂直長線（長線資源）、再到時鐘與其它全局信號的全局低skew布線（全局性專用布線資源）。一般，各廠家設計軟件會將互連布線任務隱藏起來，用戶根本看不到，從而大幅降低了設計復雜性。
內嵌硬核單元包括RAM、DSP、DCM（數字時鐘管理模塊）及其它特定接口硬核等，FPGA器件內部結構如下示意圖。
圖3 FPGA器件內部結構圖
一般來說，器件型號數字越大，表示器件能提供的邏輯資源規模越大。在FPGA器件選型時，用戶需要對照此表格，根據業務對邏輯資源（CLB）、內部BlockRAM、接口（高速Serdes對數）、數字信號處理（DSP硬核數）以及今后擴展等多方面的需求，綜合考慮項目最合適的邏輯器件。
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FPGA開發流程
FPGA的設計流程就是利用EDA開發軟件和編程工具對FPGA芯片進行開發的過程。FPGA的開發流程一般如下圖所示，包括功能定義/器件選型、設計輸入、功能仿真、邏輯綜合、布局布線與實現、編程調試等主要步驟。
1、功能定義/器件選型：在FPGA設計項目開始之前，必須有系統功能的定義和模塊的劃分，另外就是要根據任務要求，如系統的功能和復雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。
2、 設計輸入：設計輸入指使用硬件描述語言將所設計的系統或電路用代碼表述出來。最常用的硬件描述語言是Verilog HDL。
3、 功能仿真：功能仿真指在邏輯綜合之前對用戶所設計的電路進行邏輯功能驗證。仿真前，需要搭建好測試平臺并準備好測試激勵，仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察各個節點信號的變化。如果發現錯誤，則返回設計修改邏輯設計。常用仿真工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS等軟件。
4、 邏輯綜合：所謂綜合就是將較高級抽象層次的描述轉化成較低層次的描述。綜合優化根據目標與要求優化所生成的邏輯連接，使層次設計平面化，供FPGA布局布線軟件進行實現。就目前的層次來看，綜合優化是指將設計輸入編譯成由與門、或門、非門、RAM、觸發器等基本邏輯單元組成的邏輯連接網表，而并非真實的門級電路。
真實具體的門級電路需要利用FPGA制造商的布局布線功能，根據綜合后生成的標準門級結構網表來產生。為了能轉換成標準的門級結構網表，HDL程序的編寫必須符合特定綜合器所要求的風格。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個FPGA廠家自己推出的綜合開發工具。
5、布局布線與實現：布局布線可理解為利用實現工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，并產生相應文件(如配置文件與相關報告)；實現是將綜合生成的邏輯網表配置到具體的FPGA芯片上。由于只有FPGA芯片生產商對芯片結構最為了解，所以布局布線必須選擇芯片開發商提供的工具。
6、編程調試：設計的最后一步就是編程調試。芯片編程是指產生使用的數據文件(位數據流文件，Bitstream Generaon)，將編程數據加載到FPGA芯片中；之后便可進行上板測試。最后將FPGA文件（如.bit文件）從電腦下載到單板上的FPGA芯片中。
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如何使用FPGA
FPGA開發完畢，最終得到驗證好的加載文件。輸出加載文件后，即可開始正常業務處理和驗證(以軟件加載方式為例，描述整個過程)
1、邏輯加載；
2、單板軟件加載邏輯后，需要復位邏輯；
3、復位完成后，軟件需等待等待一段時間至邏輯鎖相環工作穩定；
4、軟件啟動對邏輯的外部RAM、內部Block RAM、DDRC等的自檢操作；
5、軟件完成自檢以后，對邏輯所有可寫RAM空間及寄存器進行初始化操作；
6、初始化完畢，軟件參考邏輯芯片手冊配置表項及寄存器；
7、邏輯準備好，可以開始處理業務。
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FPGA適用場景
FPGA適合非規則性多并發、密集計算及協議解析處理場景，例如人工智能、基因測序、視頻編碼、數據壓縮、圖片處理、網絡處理等各領域的加速。
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FPGA設計要點之一：時鐘樹
對于FPGA來說，要盡可能避免異步設計，盡可能采用同步設計。
同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。
一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。
具體一些的設計細則：
1）盡可能采用單一時鐘；
2）如果有多個時鐘域，一定要仔細劃分，千萬小心；
3）跨時鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣；對于數據信號，可以采用異步fifo.需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定范圍內的頻差問題。
4）盡可能將FPGA內部的PLL、DLL利用起來，這會給你的設計帶來大量的好處。
5）對于特殊的IO接口，需要仔細計算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管腳可設置的delay等多種工具來實現。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。
可能說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規劃，一般情況下不牽扯到走線時延的詳細計算（一般都走全局時鐘網絡和局部時鐘網絡，時延固定），和ASIC中的時鐘樹不一樣。對于ASIC,就必須對時鐘網絡的設計、布線、時延計算進行仔細的分析計算才行。
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FPGA設計要點之二：FSM
FSM:有限狀態機。這個可以說時邏輯設計的基礎。幾乎稍微大一點的邏輯設計，幾乎都能看得到FSM.
FSM分為moore型和merly型，moore型的狀態遷移和變量無關，merly型則有關。實際使用中大部分都采用merly型。
FSM通常有2種寫法：單進程、雙進程。
初學者往往喜歡單進程寫法，格式如下：
簡單的說，單進程FSM就是把所有的同步、異步處理都放入一個always中。
優點：
1）看起來比較簡單明了，寫起來也不用在每個case分支或者if分支中寫全對各個信號和狀態信號的處理。也可以簡單在其中加入一些計數器進行計數處理。
2）所有的輸出信號都已經是經過D觸發器鎖存了。
缺點：
1）優化效果不佳。由于同步、異步放在一起，編譯器一般對異步邏輯的優化效果最好。單進程FSM把同步、異步混雜在一起的結果就是導致編譯器優化效果差，往往導致邏輯速度慢、資源消耗多。
2）某些時候需要更快的信號輸出，不必經過D觸發器鎖存，這時單進程FSM的處理就比較麻煩了。
雙進程FSM,格式如下：
從上面可以看到，同步處理和異步處理分別放到2個always中。其中FSM狀態變量也采用2個來進行控制。雙進程FSM的原理我這里就不多說了，在很多邏輯設計書中都有介紹，大家可以去看看。
優點：
1）編譯器優化效果明顯，可以得到很理想的速度和資源占用率。
2）所有的輸出信號（除了FSM_status_current）都是組合輸出的，比單進程FSM快。
缺點：
1）所有的輸出信號（除了FSM_status_current）都是組合輸出的，在某些場合需要額外寫代碼來進行鎖存。
2）在異步處理的always中，所有的if、case分支必須把所有的輸出信號都賦值，而且不能出現在FSM中的輸出信號回送賦值給本FSM中的其他信號的情況，否則會出現 latch。
latch會導致如下問題：
1）功能仿真結果和后仿不符；
2）出現無法測試的邏輯；
3）邏輯工作不穩定，特別是latch部分對毛刺異常敏感；
4）某些及其特殊的情況下，如果出現正反饋，可能會導致災難性的后果。
這不是恐嚇也不是開玩笑，我就親眼見過一個小伙把他做的邏輯加載上去后，整個FPGA給炸飛了。后來懷疑可能是出現正反饋導致高頻振蕩，最后導致芯片過熱炸掉（這個FPGA芯片沒有安裝散熱片）。
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FPGA設計要點之三：latch
首先解釋一下：
1）stateCAD沒有用過，不過我感覺用這個東東在構建大的系統的時候似乎不是很方便。也許用systemC或者system Verilog更好一些。
2）同步、異步的叫法是我所在公司的習慣叫法，不太對，不過已經習慣了，呵呵。
再講一下latch：
前面講到了latch的危害，再講一下如何避免。我總結了以下幾點
1）在組合邏輯進程中，if語句一定要有else!并且所有的信號都要在if的所有分支中被賦值。
另外需要注意，下面也會產生latch.也就是說在組合邏輯進程中不能出現自己賦值給自己或者間接出現自己賦值給自己的情況。
但如果是時序邏輯進程，則不存在該問題。
2）case語句的default一定不能少！原因和if語句相同，這里不再多說了。
需要提醒的是，在時序邏輯進程中，default語句也一定要加上，這是一個很好的習慣。
3）組合邏輯進程敏感變量不能少也不能多。這個問題倒不是太大，verilog2001語法中可以直接用 * 搞定了。
最后總結下，latch有弊就一定有利。在FPGA的LE中，總存在一個latch和一個D觸發器，在支持DDR的IOE（IOB）中也存在著一個latch來實現DDIO.不過在我們平時的設計中，對latch還是要盡可能的敬而遠之。
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FPGA設計要點之四：邏輯仿真
仿真是FPGA設計中必不可少的一步。沒有仿真，就沒有一切。
仿真是一個單調而繁瑣的工作，很容易讓人產生放棄或者偷工減料的念頭。這時一定要挺?。?/p>
仿真分為單元仿真、集成仿真、系統仿真。
單元仿真：針對每一個最小基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達式覆蓋率必須達到100%!這三種覆蓋率都可以通過MODELSIM來查看，不過需要在編譯該模塊時要在Compile option中設置好。
集成仿真：將多個大模塊合在一起進行仿真。覆蓋率要求盡量高。
系統仿真：將整個硬件系統合在一起進行仿真。此時整個仿真平臺包含了邏輯周邊芯片接口的仿真模型，以及BFM、Testbench等。系統仿真需要根據被仿真邏輯的功能、性能需求仔細設計仿真測試例和仿真測試平臺。系統仿真是邏輯設計的一個大分支，是一門需要專門學習的學科。
審核編輯：黃飛
工商網監
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