1.前言

個人覺得易靈思的Trion系列比鈦金系列FPGA，就目前而言，更適合做圖像顯示相關應用，以T35和Ti60為例，主要原因如下表所示：

易靈思如果專注圖像細分領域，畢竟大部分客戶還是用DDR和MIPI，因此我覺得鈦金系列的架構真的腦袋被驢踢了，DDR和MIPI用硬核才是正確的選擇！

另外，鈦金系列FPGA相對推出時間不夠，目前IP也不成熟。以T35為例，DDR硬核IP在Efinity Interface中直接可以調用DDR IP并設定相關參數，但是鈦金系列Ti60還沒有包含到工具鏈中，這讓拿不到一手資源的FPGAer就很尷尬，雖然可以理解不集成到IDE中，可以更快的迭代前提不成熟的版本。

如上圖所示，T35F324的FPGA開發板，我都做了快半年了，一直沒有做一個基于視頻圖像的像樣點的Demo，甚是慚愧。為了給當下煎熬的大家送點福利，我打算分2步走，如下：

DVP相機+DDR3+LVDS-LCD實時顯示系統

MIPI相機+DDR3+LVDS-LCD實時顯示系統

前者更關注DDR3硬核、LVDS TX，以及進行并口相機的配置與圖像采集，完成實時圖像采集、緩存、顯示系統；后者則借用1）的基礎，更關注MIPI相機的開發，進一步把易靈思FPGA進行圖像采集的優勢，發揮一下。

當然這過程肯定還是有不少的坑，有些坑只有自己趟過，才有發言權。

2.FPGA設計詳解

言歸正傳，我們開始干正事：基于T35的攝像頭采集、存儲、顯示系統的介紹。

首先是FPGA時鐘網絡

這里涉及到DDR控制器的時鐘，LVDS TX的快慢時鐘，系統時鐘，以及外設驅動時鐘等，大致示意圖如下：

由于Trion的PLL是能輸出3個時鐘，因此將2個PLL都用上了，一個產生100MHz的系統時鐘，48/168M的LVDS慢/快時鐘，另一個PLL產生DDR的驅動時鐘400MHz，以及外部傳感器的驅動時鐘27MHz。另外，還有一個從傳感器輸入的像素時鐘74.25MHz，作為視頻流的同步時鐘。

其次是硬核的配置

這里用到了DDR與LVDS TX硬核。關于DDR硬核的使用，外部使用的是三星的K4B4G1646E-BYMA，4G 16bit容量。

在Interface中配置DDR控制器相關參數，如下圖所示：

其實軟件包含了顆粒的型號，因此配置還是挺簡單的，對于用戶接口，Interface提供的是標準的AXI接口，其他的都是在硬核中，用戶不需要例化，非常的簡單。

關于LVDS TX的使用，主要是PORT的配置，以TX0為例，Interface配置如下圖所示：

這里特別需要注意的是，PLL1設置tx_fastclk時，需要90度響鈴；另外，Efinity的LVDS是LSB的，也就是先發LSB，這在Interface的說明文檔中有解釋，如下圖所示：

另外，在1024*600 LVDS手冊中，LVDS時鐘有一定的相位關系，如下所示，在7bit數據傳輸時，時鐘為1100011：

所以如上這部分代碼，如下所示：

接著是相機的驅動

目前采用的AR0135是車規常用的130萬全局曝光黑白相機，成像質量非常好，相關的參數如下所示：

我曾在《FPGA設計技巧與案例開發詳解》一書中詳細介紹了如何使用FPGA驅動CMOS攝像頭，因此這里不再描述細節，給出框圖如下：

這里在進行相機的初始化后，捕獲輸入的并行視頻流數據；另外為了適配后面1024*600的LVDS LCD，再捕獲數據后，直接Crop到1024*600分辨率。接著將數據送入AXI讀寫模塊，將DVP轉成AXI后寫入DDR。

最后是視頻流的緩存與顯示

這一步其實和相機的數據緩存比較類似，無非是用一樣的時序反著走一遍：即采用AXI從DDR中讀取數據，轉成并口后，送給后續的LCD驅動模塊，再通過LVDS送給LCD顯示，框圖如下所示：

最后，匯總整個時鐘、DDR、相機、LCD驅動顯示的框圖，基于T35的攝像頭采集、存儲、顯示系統，如下圖所示：

由于該趟的坑，都已經趟過一遍了，這里我們不得不再靜下心來再分析討論一下，這個設計中遇到的最大的坑——DDR3的AXI接口竟然是Shared Read/Write Address Channel，配置與接口代碼如下所示：

那就意味著，雖然AXI可以做到讀寫通道獨立，但我不能同時發起讀命令與寫命令。如果AXI讀寫通道是完全獨立的，則我們可以這樣設計，即讀歸讀，寫歸寫，設計相對簡單。

但是現在竟然AXI的讀寫地址通道是shared，我被驚訝到了，畢竟做了七八年芯片，AXI也是手擼過很多遍，Shared地址通過的閹割版，還是有點不適應，畢竟當讀寫沖突的時候，必須做仲裁，同時也需要更大的FIFO，還緩存讀寫通道的數據。

3.總結

花了九牛二虎之力，搞定了1280*720@60Hz的AR0135采集，然后裁剪成1024*600后，與1024*600的LCD顯示數據仲裁讀寫DDR（加入讀寫仲裁，且讀數據優先，），最后得到的效果是這樣的：

這里，我還是不解，易靈思的DDR控制器，如果是買的，那Synopsys應該是標準的AXI；或者如果是買的DDR PHY+自研的控制器，那應該至少遵循標準，為什么會出一個閹割版本的AXI接口呢？

百思不得其解，但這也無法阻礙我們前進。在不久的將來，我將寫基于易靈思FPGA的MIPI相機采集顯示開發詳解。

編輯：黃飛

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