在高速、DSP密集型系統設計中使用FPGA將功耗降至最低

降低功耗對于高速、DSP 密集型系統設計越來越重要。例如，在通信系統中，通信必須在周期性突發中啟用，從而消除放大器和系統其余部分的恒定功率使用。在傳感器網絡中，要求是定期關閉有源傳感器（即，用于交通圖像或天氣傳感器），或將其打開（即，在發生地震時），并在返回設備之前突發上傳信息進入睡眠模式。在通常具有相對較低的采樣率的醫療監測設備中，需要低功耗特性來實現周期性操作，作為將功耗降至最低的一種手段，手持便攜式解決方案也是如此。

對于功耗敏感的 DSP 密集型系統設計，設計人員不僅必須提供最低的靜態功耗，還必須關注盡可能低的總功耗，尤其是在高頻和高溫下。現場可編程門陣列（FPGA）通過全面降低功耗的方法來實現這一目標。這種方法包括工藝技術、架構和可配置邏輯的設計，以及包括 SERDES、DDR2/3 和 DSP 模塊在內的嵌入式功能，并包含進一步降低功耗的特殊功耗模式，甚至低于靜態功率。本文重點介紹 FPGA 技術的發展，以解決低功耗 DSP 密集型系統設計的 DSP 挑戰。

FPGA演進

在過去的二十年中，許多先進的 CPU 和 MCU 構建了各種省電模式，以解決 DSP 密集型設計中更高頻率和更高集成度所帶來的功耗挑戰。只有最先進的 FPGA 才能提供類似的高級低功耗功能，同時支持更高頻率的設備。直到最近，FPGA 才面世，解決了早期基于 SRAM 的解決方案的泄漏問題，同時還提供了對低功耗模式的訪問，以實現額外的節能功能。

一般來說，三個功率組件在總功耗中發揮著重要作用，因為它與 FPGA 功率預算相關：靜態功率、動態功率和浪涌功率。必須有效管理這三個組件以實現最低功耗。

管理這些組件需要固有的低泄漏電流——如果 FPGA 要支持 DSP 密集型設計的功率要求，這是一個重要屬性。與使用 SRAM 單元的 FPGA 相比，基于閃存的 FPGA 解決方案在這方面具有優勢，因為基于閃存的 FPGA 使用單個晶體管（而不是六個）構建，并且配置和浪涌（上電期間）功率均為零。SRAM FPGA 在未配置狀態下上電，需要完成初始上電和復位序列。起初，各種配置位處于未知狀態，需要在每次上電時進行初始化。因此，會產生電流浪涌，該浪涌可能會在幾百微秒內產生高達數安培的尖峰，從而導致電源涌入（參見圖 1）。

圖 1：在設備啟動和配置基于閃存的 FPGA 時消除了數百毫瓦（mW）的功率。為了避免大電流尖峰，SRAM FPGA 需要復雜的電源排序，增加了組件成本和空間。

為了減輕這種電流尖峰，許多 SRAM FPGA 為系統增加了復雜的電源排序要求。另一方面，基于非易失性閃存的 FPGA 不需要外部配置設備來實現可重編程性，從而消除了設備啟動時的數百毫瓦（mW）以及對外部設備進行緩解的需求。在某些情況下，與基于 SRAM 的解決方案相比，基于閃存的 FPGA 可以提供比基于 SRAM 的解決方案低 1，000 倍的每個單元的泄漏，同時具有超低靜態電流和無需外部設備進行緩解的優勢。

除了基于閃存的 FPGA 固有的低功耗要求外，還可以利用其他特性來進一步降低功耗。當今基于閃存的 FPGA 將硬核 IP 塊和 FPGA 結合在一個芯片上，并將該 FPGA 與全功能微控制器系統、增強的 FPGA 結構以及高速串行和存儲器接口集成在一起。其他注重功耗的功能和其他功能包括：

SERDES 增強功能：最新的 FPGA 將每個 SERDES 通道的每 Gbps 功率降低至低至 13mW，與具有類似功能的其他成本優化 FPGA 解決方案相比，可降低多達 5 倍。

在更小的設備中集成許多不同的硬核 IP 和其他資源：通過包含更多 I/O、收發器、PCI Express 端點和高性能內存子系統，可以在更小、更低功耗的設備中提供更多功能。

嵌入式 RAM 和數學塊：閃存 FPGA 包括用于密集 DSP 應用的內置硬 RAM 塊和數學塊。此外，這些模塊以高性能水平提供低功耗。

具有固有低功耗的嵌入式處理器子系統：一些子系統提供多種低功耗模式，包括睡眠模式和深度睡眠模式。使用低功耗模式可以快速停止和啟動 FPGA 架構和相關 I/O，同時保留 FPGA 架構的狀態并顯著降低功耗。進入睡眠模式大約需要 100 微秒，退出大約需要 100 微秒。在此期間，FPGA 的狀態得以保持，以便在退出時，設備繼續從其停止的位置運行。

使用額外的工具來最小化功耗：用戶可以通過使用各種工具來計算功耗曲線以及智能布局規劃和功耗優化布局和布線，從而進一步優化他們的設計以降低功耗。

所有這些降低功耗的特性和功能在高速、DSP 密集型系統設計中尤為重要。

DSP設計的挑戰

DSP 密集型系統設計需要復雜的算術計算、高內存帶寬要求以及具有動態重新配置的高速串行傳輸。這些要求在高性能水平上消耗大量功率。新一代 FPGA 必須能夠以盡可能低的功耗滿足這些要求，并且不會影響性能。DSP 系統設計人員在其設計中使用了許多不同的構建模塊（乘法器、存儲器、收發器等），并且根據所使用的 FPGA，不同系統架構實現的功耗可能存在顯著差異。

所有 FPGA 都將硬乘法器作為基本計算單元，并且在整個系統功率預算內的總功率中發揮著至關重要的作用。為了研究這一點，Microsemi 對具有不同架構的有限脈沖響應（FIR）濾波器進行了研究，并根據乘法器數量與工作頻率的關系分析了每個濾波器的功耗。

FIR 濾波器是一種 DSP 模塊，經常用于去除不需要的噪聲，同時提高信號質量，或在各種應用中調整信號頻譜。有幾種 FIR 濾波器架構，包括轉置和收縮（有或沒有對稱性）。這兩種架構中的每一種都具有與總初始延遲、DSP 模塊數量、吞吐量或性能以及流水線寄存器數量相關的特殊特性。兩種架構之間的差異如圖 4 所示，它顯示了轉置和收縮 16-Tap FIR 的對稱版本。

圖 4：對稱轉置和收縮 16-Tap FIR 中使用的架構比較。

總結一下兩種架構的區別，脈動架構使用流水線階段，減少輸入扇出以增加操作頻率；但與此同時，N-Tap 收縮 FIR 的初始延遲為（2*N -2）個周期。相比之下，雖然轉置架構以較低的頻率運行，但它們的初始延遲更好（N-1 個周期）并且它們使用的順序資源更少。這些架構還有其他問題需要考慮。最重要的因素之一是濾波器的穩定性，特別是當有大量抽頭并且必須考慮加權特征時。例如，在需要回聲消除的語音處理應用中，在存在大部分回聲的近端，權重需要更高，而在回聲較少的后面的濾波器抽頭上的權重需要更低。

FPGA 功耗可能會因使用的架構而有很大差異。在一項研究中，使用了功耗估計工具，并在不同溫度下對 32、64 和 128 抽頭轉置 FIR 實現的 FPGA 開發套件進行了實際硅測量。研究表明，如果設計和實施得當，FPGA 可以顯著降低功耗。此外，這些節省在較低頻率和高溫下更為顯著。另一個重要發現是，對于性能最好的 FPGA，功耗與抽頭數量成線性關系。換句話說，當抽頭數量較少時，一些性能較差的 FPGA 的功耗數據更差，而在另一些情況下，當抽頭數量較多時，功耗數據更差。這可能是由于架構問題。

圖 5：來自不同 FPGA 供應商的 32、64、128 抽頭 FIR 總功率值。