在使用FPGA做數字電路設計的流程中，綜合是其中非常重要的一個步驟。同樣的設計源代碼，無論是VHDL或Verilog HDL，采用不同的綜合工具綜合會產生不同的結果。

通過使用LeonardoSpectrum Level 3，Synplify 6.0 以及 Synopsys Express 3.4三種綜合工具對大小兩類設計進行綜合，并將綜合得的網表送Quartus布局布線，分析兩個步驟的結果后得到如下結論：

1.針對較小的設計(1000 LCs以下)，三者綜合后的結果是最高頻率差別較大，但經過Quartus布局布線后的結果差別并不太大;

2.針對較大的設計(1000 LCs 以上)，三者綜合后的結果是最高頻率差別較大，經過Quartus布局布線后的結果差別較大。

下表為結果數據：

根據上述的分析，無論對較大的或是較小的設計，采用LeonardoSpectrum Level 3綜合的結果最好，相應進行布局布線的結果也最好。

另，使用LeonardoSpectrum Level 3時，某些選項的設置需要注意：

1.在選擇綜合策略時，選擇Hierachy會提高綜合后的速度;

2.在指定好器件后，在窗口Technology?Technology Setting?Wire中選擇apex20e_lab_default會得到最好的綜合結果;

3.在窗口Optimize?Advanced Settings中，不可選擇 “Do not use wire delay during delay calculations”和 “Break combinational loops statically during timing analysis”兩項。

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