中頻信號分為和差兩路，高速A／D與DSP組成的數據采集系統要分別對這兩路信號進行采集。對于兩路數據采集電路，A／D與DSP的接口連接是一樣的。兩個A／D同時將和路與差路信號采樣，并分別送入兩個FIFO;DSP分時從兩個FIFO中讀出采集的數據，完成數據的采集。

　　1 數據采集系統組成及原理

　　數據采集系統由A／D、FIFO、CPLD以及數字信號處理板組成，圖1為采集系統的組成框圖。

　　系統中，和路和差路中頻信號都是模擬中頻信號，經過A／D 芯片將模擬信號變成數字信號，再經過FIFO芯片，將采集到的數據送人數字信號處理板。數字信號處理板中的處理器是DSP。DSP的數據線和2片FIFO的數據線連接，同時也和CPLD連接，地址線和CPLD連接。2片FIFO芯片的讀寫控制邏輯由1個CPLD進行控制。CPLD與上位機的數據線、地址線連接，數字信號處理板通過CPLD和上位機通信。

　　2 芯片的特點及選擇

　　2.1 AD6644高速模數轉換器

　　AD6644是一種單片式的高速、高性能的14位模／數轉換器，內含采樣保持電路和基準源。AD6644提供兼容3.3 V CMOS電平輸出;采樣速率最高可達65 Msps，一般采樣速率為40 Msps;信噪比典型值為74 dB，無雜散動態范圍SFDR為100 dB;功耗為1.3 W，輸入模擬帶寬可達250 MHz，溫度范圍為-25℃～+85℃。

　　AD6644采用三級子區式的轉換結構，既保證了精度又降低了功耗，其功能框圖如圖2所示。它的模擬信號輸入方式是差分結構，每個輸入的電壓以2.4 V為中心，上下范圍在0.55 V以內。由于兩個輸入的相位相差180°，所以AD6644的模擬輸入信號的最大峰一峰值為2.2 V。由圖2可以看出，差分模擬輸入端先經過緩沖后進入第一個采樣保持器（TH1）。當編碼時鐘為高時，TH1進入保持狀態。TH1內保持的值作為粗的5位ADC1的輸入。ADC1的數字輸出驅動一個5位數／模轉換器DAC1。DAC1要求具有通過激光校正的14位精度。延遲的模擬信號與DAC1的輸出相減，產生第一剩余信號，并送給采樣保持器TH3。采樣保持器TH2的作用是延遲，為補償ADC1的數字延時提供了模擬延時，使送入TH3的兩路信號同時到達。

　　第一剩余信號送人由5位ADC2，5位DAC2和通道TH4組成的第2轉換階段。第2個DAC要求具有校正的10位精度。TH5的輸入是通過由DAC2輸出與被TH4延遲第1個剩余信號而獲得的第2個剩余信號相減，TH4與TH2的作用相同。TH5驅動最后6位ADC3。ADC1、ADC2、ADC3的數字輸出總和與數字誤差校正邏輯一起產生最終的輸出數據，結果是14位二進制補碼編碼的并行數據。

　　2.2 TMS320C6713

　　本模塊的DSP芯片選用TI公司的浮點數字信號處理器TMS320C6713。TMS320C671 3內有8個并行的處理單元，分為相同的兩組。其體系結構采用超長指令字（VLIW，Very Long Instruction Word）結構，單指令長32位，8個指令組成一個指令包，總共字長為8×32=256位。芯片內部設置了專門的指令分配模塊，可以將每個256位的指令包同時分配到8個處理單元，并由8個單元同時運行。芯片的最高時鐘頻率達225 MHz，其最大處理能力可以達到1 800 MIPS。TMS320C6713的以上特點，保證了后端信號處理的實時性，能滿足本系統的性能要求。

　　2.3 FIFO存儲器IDT72V253

　　FIFO存儲器允許數據以不同的速率寫入和讀出，IDT72V253是一種高速的4 096字×18位的FIFO器件，如圖3所示。其最高頻率可達166 MHz，數據寫入數據讀出時間均為10 ns。當鎖入的字數超過4 096時，存儲器進人滿狀態。FIFO的狀態可通過時間和狀態位——滿（FF／IR）、空（EF／OR）、半滿（HF）、PAE和PAF來獲得。當存儲器滿時，FF／IR輸出為低電平;當存儲器為空時，EF／OR輸出為低電平。當FIFO存有不少于2 048字內容時，HF輸出為高。PAE和PAF狀態位是可編程狀態位。當寫使能端WEN電平變低時，待送入FIFO的數據在WCLK時鐘的同步下送人FIFO，當第一個字被寫入時，EF／OR引腳的電平變為高電平;當送入的數據超過（n+1）（n為PAE的偏置值）個字時，可編程狀態位PAE變為高電平;當有（D／2）+1（2 049）個字寫入時，HF引腳電平變低;隨著數據的繼續寫入，會引起PAF引腳電平變低。如果沒有數據讀出，當有（D—m）（4 096—m）個字寫入時，PAF引腳電平變低。當FIFO數據寫滿時（對于IDT72V253，就是寫入4 096個字），FF／IR位變為低電平，阻止數據的進一步寫入。當FIFO寫滿時，第一個讀操作將會引起FF位電平變高，后來的讀操作將會引起HF和PAF引腳電平變高。當FIFO里面只有n個字時，PAE引腳電平變低;當最后一個字從FIFO讀出時，EF引腳電平變低，阻止進一步的讀操作。

　　3 高速A／D轉換器與DSP的接口設計