關于高速PCB設計中的EMC、EMI問題

問：在高速PCB設計時我們使用的軟件都只不過是對設置好的EMC、EMI規則進行檢查，而設計者應該從那些方面去考慮EMC、EMI的規則？怎樣設置規則？

答：一般EMI/EMC設計時需要同時考慮輻射（radiated）與傳導（conducted）兩個方面。 前者歸屬于頻率較高的部分（》30MHz）后者則是較低頻的部分（《30MHz）。 所以不能只注意高頻而忽略低頻的部分。 一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置， PCB迭層的安排， 重要聯機的走法， 器件的選擇等， 如果這些沒有事前有較佳的安排， 事后解決則會事倍功半， 增加成本。 例如時鐘產生器的位置盡量不要靠近對外的連接器， 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射， 器件所推的信號之斜率（slew rate）盡量小以減低高頻成分， 選擇去耦合（decoupling/bypass）電容時注意其頻率響應是否符合需求以降低電源層噪聲。 另外， 注意高頻信號電流之回流路徑使其回路面積盡量?。ㄒ簿褪腔芈纷杩筶oop impedance盡量?。┮詼p少輻射。 還可以用分割地層的方式以控制高頻噪聲的范圍。 最后， 適當的選擇PCB與外殼的接地點（chassis ground）。

關于高速差分信號的布線技巧

問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認為這樣會增大信號的衰減，影響傳輸距離，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠忽近，哪一種效果會更好？我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？

答：會使高頻信號能量衰減的原因一是導體本身的電阻特性（conductor loss）， 包括集膚效應（skin effect）， 另一是介電物質的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應（transmission line effect）時， 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗， 變的較小， 根據分壓原理（voltage divider）這會使信號源送到線上的電壓小一點。 至于， 因耦合而使信號衰減的理論分析我并沒有看過， 所以我無法評論。 對差分對的布線方式應該要適當的靠近且平行。 所謂適當的靠近是因為這間距會影響到差分阻抗（differential impedance）的值， 此值是設計差分對的重要參數。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠忽近， 差分阻抗就會不一致， 就會影響信號完整性（signal integrity）及時間延遲（timing delay）。 差分阻抗的計算是 2（Z11 - Z12）， 其中， Z11是走線本身的特性阻抗， Z12是兩條差分線間因為耦合而產生的阻抗， 與線距有關。 所以， 要設計差分阻抗為100歐姆時， 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少， 可用仿真軟件算出來。 接收端差分線對間的匹配電阻通常會加， 其值應等于差分阻抗的值。 這樣信號品質會好些。