并串轉換電路在通信接口中具有廣泛的應用，可編程邏輯陣列由于具備靈活、可重構等特點非常適應于并串轉換硬件電路的實現。為了解決硬件電路結構中資源與性能的矛盾，分析比較了移位寄存器、計數器與組合邏輯條件判定三種不同的并串轉換硬件電路結構，并通過設計仿真對其進行了功能驗證和性能評估。實驗結果表明采用移位寄存器的實現方法具有最優的速度性能，采用計數器的實現方法具有最優的性價比，采用組合邏輯條件判定的實現方法具有最少的寄存器資源消耗，可根據實際應用需求合理選擇并串轉換硬件電路實現方式。

0 引言

并串轉換電路作為一種重要的數字信號傳輸途徑，在SPI、I2C、UART等接口協議及高速SERDES、PCIE等通信接口上具有廣泛的應用。在近年來的集成電路發展中，針對并串轉換電路的設計主要有三種途徑，分別是采用集成電路定制的設計方式、基于可編程邏輯陣列（Field Programmable Gate Array，FPGA）的設計方式以及采用軟件的設計方式。基于集成電路定制的并串轉換電路設計方式由于流片成本高昂，通常僅應用在一些對傳輸速率要求非常高的場合，如1.25 Gbps的并串轉換集成電路、2.5 Gbps的PCIE并串轉換電路、1.25 GHz的差分收發芯片以及4G高速并串轉換電路等。而采用軟件的并串轉換設計方式通常只適應于傳輸速率要求較低的場合，同時由于軟件設計方式通常要占用處理器的時間，在頻繁通信的場合會降低處理器的性能。基于FPGA的并串轉換電路實現由于能夠很好的在成本和性能之間取得一個折中，因而獲得了廣泛的發展，如在SPI、I2C等接口協議中的應用。

在基于FPGA的并串轉換電路實現中，采用計數器的方法來實現并串轉換電路是應用最多的方法，如孫志雄等采用計數器的方法實現了16位輸入/8位數據輸出的并串轉換電路設計及仿真，王沖等采用計數器的方法實現了9位的并串轉換電路設計，王鵬等采用計數器的方法實現了N位的并串轉換電路設計，薛沛祥等采用計數器的方法實現了任意位的并串轉換電路設計。由于在基于FPGA的設計中，資源使用與速度是一對矛盾體，因而如何根據具體的應用需求以最小的資源來獲得最大的性能是工程設計的目標。

針對不同的應用需求，基于FPGA對不同的并串轉換電路進行了硬件實現，分別比較分析了采用移位寄存器、計數器及組合邏輯條件判定三種并串轉換硬件電路結構的資源消耗與速度性能，并通過設計仿真對并串轉換硬件電路的功能進行了驗證。實驗結果表明采用移位寄存器的并串轉換電路實現方法具有最優的速度性能表現，可適應于高速應用的領域。采用計數器的并串轉換電路實現方法具有最優的性價比表現，具有資源與速度的綜合能力優勢。采用組合邏輯條件判定的并串轉換電路實現方法在一些對寄存器資源有嚴格限定的場合具有較高的應用價值。

1 硬件實現結構

資源和性能是硬件電路結構的一對矛盾體，如何設計更好的硬件電路結構使其資源使用更小、性能更高成為研究者的追求目標。基于FPGA的并串轉換電路有不同的硬件實現結構，為了在其資源使用和性能之間找到一個最優的平衡，分析比較了三種不同的并串轉換電路硬件結構，分別如圖1、圖2和圖3所示。

方法1的并串轉換電路硬件實現結構采用了移位寄存器的設計方案，通過設計N個移位寄存器，并初始化為0，在每個時鐘周期左移一個寄存器（置1），來控制串行輸出數據的位寬。這種設計方案由于組合邏輯設計較少，因而關鍵路徑的延遲理論上會更短，整個硬件電路的速度會更高。

方法2的并串轉換電路硬件實現結構采用了計數器累加的設計方案，通過設計一個位寬為log2N的計數器，進行N次累加后來控制串行輸出數據的位寬。這種設計方案減少了寄存器資源的使用量，其關鍵路徑由組合邏輯的加法器決定，關鍵路徑延遲會比方法1更長一些。

方法3的并串轉換電路硬件實現結構采用了組合邏輯條件判定的設計方案，通過對N位并行輸入的數據依據奇偶特性進行位與及位或組合邏輯判定，進而來對串行輸出數據的位寬進行控制。這種設計方案在硬件描述語言代碼上顯得更簡單點，其寄存器資源使用與方法2相差不大，但由于采用了更多的組合邏輯運算，因而其關鍵路徑延遲在三種方法中應當是最長的。