基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制器的設(shè)計(jì)

ＤＤＲＳＤＲＡＭ是建立在ＳＤＲＡＭ的基礎(chǔ)上的，但是速度和容量卻有了提高。首先，它使用了更多的先進(jìn)的同步電路。其次，它使用延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號(hào)。當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)器控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)精確地定位數(shù)據(jù)，每１６位輸出一次，并且同步來(lái)自不同的雙存儲(chǔ)器模塊的數(shù)據(jù)。

ＤＤＲＳＤＲＡＭ不需要提高時(shí)鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因?yàn)樗试S在時(shí)鐘脈沖的上升沿和下降沿讀寫(xiě)數(shù)據(jù)。至于地址和控制信號(hào)，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時(shí)鐘的上升沿進(jìn)行傳輸。
由于微處理器、ＤＳＰ等不能直接使用ＤＤＲＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制電路。

１ＤＤＲＳＤＲＡＭ控制器的設(shè)計(jì)

１．１總體邏輯圖

ＤＤＲＳＤＲＡＭ控制器的總體邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊ｄｄｒ＿ｉｎｔｅｒｆａｃｅ以及延時(shí)鎖定回路模塊（ＤＬＬ）三部分組成。下面詳細(xì)介紹各個(gè)模塊的設(shè)計(jì)。

１．２ＤＤＲ控制模塊的設(shè)計(jì)

ＤＤＲ控制模塊包含了主要的狀態(tài)轉(zhuǎn)換。處理器通過(guò)ｓｙｓ＿ｃｍｄ對(duì)ＤＤＲ控制模塊寫(xiě)入命令，完成總線(xiàn)仲裁、解釋命令、時(shí)序分配等任務(wù)。當(dāng)ＤＤＲ接口模塊對(duì)ＤＤＲＳＤＲＡＲ數(shù)據(jù)讀寫(xiě)時(shí)便進(jìn)行控制。

控制器的狀態(tài)機(jī)如圖２所示。控制器開(kāi)始設(shè)置在空閑（Ｉｄｌｅ）狀態(tài)，接下去的狀態(tài)根據(jù)控制命令的不同可以是預(yù)充電Ｐｒｅｃｈａｒｇｅ、導(dǎo)入模式寄存器ＬｏａｄＭｏｄｅＲｅｇｉｓｔｅｒ、刷新Ｒｅｆｒｅｓｈ、有效Ａｃｔｉｖｅ等狀態(tài)。要進(jìn)入讀寫(xiě)數(shù)據(jù)狀態(tài)，必須先經(jīng)過(guò)有效狀態(tài)。讀數(shù)據(jù)時(shí)，狀態(tài)機(jī)由有效狀態(tài)轉(zhuǎn)換為讀準(zhǔn)備狀態(tài) 然后根據(jù)指令進(jìn)入讀狀態(tài)。控制模塊保持在讀狀態(tài)直到脈沖終止命令觸發(fā)或者數(shù)據(jù)讀完。寫(xiě)的過(guò)程與讀類(lèi)似，在后面的接口模塊中將詳細(xì)介紹。

１．３ＤＤＲ接口模塊

ＤＤＲ接口模塊負(fù)責(zé)維持外部信號(hào)、ＤＤＲ控制器與ＤＤＲＳＤＲＡＭ之間的雙向數(shù)據(jù)總線(xiàn)信號(hào)，保證數(shù)據(jù)和命令能送達(dá)ＤＤＲＳＤＲＡＭ。

圖３給出了讀寫(xiě)操作的數(shù)據(jù)流框圖。對(duì)寫(xiě)周期而言，１２８位的ｓｙｓ＿ｄａｔａ＿ｉ被ｆｐｇａ＿ｃｌｋ２ｘ分頻為６４位的數(shù)據(jù)，通過(guò)ｌａｃ＿ｃｌｋ選擇高低位。為了減小輸入輸出的延遲，數(shù)據(jù)在進(jìn)出模塊時(shí)都將被保存在輸入輸出寄存器中。ｄｄｒ＿ｗｒｉｔｅ＿ｅｎ產(chǎn)生ｄｄｒ＿ｄｑ所需的三態(tài)信號(hào)。

對(duì)于寫(xiě)周期而言，６４位的ｄｄｒ＿ｄｑ信號(hào)在輸入輸出寄存器被ｆｐｇａ＿ｃｌｋ２ｘ觸發(fā)裝配成１２８位的信號(hào)，其中低位信號(hào)在下降沿時(shí)被裝配，高位信號(hào)在上升沿時(shí)被裝配。

圖４給出了一個(gè)典型的寫(xiě)操作的波形圖。在Ｔ１期間，寫(xiě)命令、地址和第一個(gè)１２８位數(shù)據(jù)被分別置于ｓｙｓ＿ｃｍｄ、ｓｙｓ＿ａｄｄｒ和ｓｙｓ＿ｄａｔａ＿ｉ三個(gè)端口。在Ｔ２期間控制器的狀態(tài)由空閑轉(zhuǎn)變?yōu)橛行А＝酉聛?lái)兩個(gè)周期，控制器給出ＡＣＴＩＶＥ命令以及行片選地址。再經(jīng)３個(gè)周期的延遲以后，控制器給出ＷＲＩＴＥＡ命令和列片選地址。接下來(lái)，ｄｄｒ＿ｄｑ和ｄｄｒ＿ｄｑｓ被設(shè)置成雙倍速率模式。

１．４ＤＬＬ模塊

圖５示出了給ＦＰＧＡ以及ＤＤＲＳＤＲＡＭ提供時(shí)鐘信號(hào)的兩個(gè)ＤＬＬ模塊的結(jié)構(gòu)圖。第一個(gè)ＤＬＬ模塊，即ＤＬＬ＿ＥＸＴ給ＤＤＲＳＤＲＡＭ提供ｄｄｒ＿ｃｌｋ及ｄｄｒ＿ｃｌｋｂ兩個(gè)時(shí)鐘信號(hào)，并且接收ｄｄｒ＿ｃｌｋ的反饋。第二個(gè)ＤＬＬ模塊，即ＤＬＬ＿ＩＮＴ給ＦＰＧＡ提供兩個(gè)內(nèi)部時(shí)鐘信號(hào)ｆｐｇａ＿ｃｌｋ和ｆｐｇａ＿ｃｌｋ２ｘ，它的反饋信號(hào)來(lái)自ｆｐｇａ＿ｃｌｋ。兩個(gè)ＤＬＬ有著相同的時(shí)鐘輸入，但是不同的反饋信號(hào)保證了輸入時(shí)鐘和ＦＰＧＡ?xí)r鐘以及ＤＤＲＳＤＲＡＭ時(shí)鐘之間的零延遲。