時鐘信號輸入到GTP_Dual Tile內部后還需要經過PLL的進一步處理才能使用。PLL可向兩個RocketIO提供相互獨立的各種時鐘信號。PLL內部時鐘變換結構如圖3所示。

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圖3 PLL內部時鐘變換結構

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需要注意的是，由于此PLL可用參數（PLL_DIVSEL_FB = [1,2,3,4,5], PLL_DIVSEL_REF = [1,2]）有限，為獲得高速串行通信所需頻率，輸入參考時鐘CLKIN僅可在有限范圍內選擇。因此，參考時鐘需通過專用的具有相應頻率的晶振提供或在FPGA內部經DCM或PLL變換獲得。

1.3 PCB設計

RocketIO產生的高速串行信號速度在1 GHz以上時，已經進入微波范圍。因此在使用時，其PCB電路的制作也是影響信號傳輸效果的重要因素。

RocketIO的供電必須由專用的電源管理模塊提供，不能與其他模塊電源共享，以減少噪聲引入。即使GTP中同一種電源的不同引腳之間也需要通過濾波電路進行隔離，以減少相互之間的影響。為平衡GTP_Dual Tile的負載，只使用其中的一個GTP時，兩個GTP的供電應以同樣策略進行處理。

在布線時，高速差分對走線應當有最高的優先級，以保證其電氣特性滿足微帶線或帶狀線的要求。走線應當盡量直、短并具有最少的信號層變化。為減少干擾信號的影響，高速線應盡量遠離其他有可能會帶來噪聲的信號線，同時信號線拐角采用45°而避免使用直角。為保證信號的完整性，高速差分信號線的參考平面須保持連續，并盡量以地平面為參考，否則其阻抗特性會發生急劇變化，導致信號的反射增強。

2 RocketIO在高速信號傳輸中的應用

在多種高速數據處理場合都需要對數據進行高速收發。以超高速信號采集系統為例，當采用ADC08D1500采集芯片時，最高可以實現單通道3 Gsps的超高速采樣率，數據精度為8位。這時就需要具有足夠高傳輸速率的信號傳輸機制對信號進行轉發。若實現機內通信，可采用PCI Express傳輸協議；若實現系統間通信，則可使用光纖通信協議或千兆以太網協議。在工程中，上述協議都可通過專用的芯片來實現，但也使得系統變得復雜，同時使電路板的設計空間緊張。而RocketIO對多種高速傳輸協議的支持，可以使得PCI Express協議、光纖傳輸協議或千兆以太網協議在同一片FPGA內實現，提高了系統的集成度，并使得信號的處理機制更加靈活。在本文的設計中，采用了PCI Express傳輸協議來實現機內通信，采用Aurora光纖傳輸協議來實現系統間通信。系統結構如圖4所示。

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圖4 超高速采集系統框圖

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2.1 Aurora協議

Aurora協議是一種可配置的、簡便的數據鏈路層協議，可以通過使用一條或多條高速串行通道實現點對點的數據傳輸。Aurora協議可為私有上層協議或標準上層協議提供透明接口的串行互聯協議，允許任何數據分組通過Aurora協議封裝，并在芯片間、電路板間甚至機箱之間傳輸。Xilinx還開發了實現該協議的Aurora IP核，當使用Virtex5 FPGA提供的RocketIO時，Aurora可實現每個物理通道500 Mb/s到3.75 Gb/s的傳輸速率。Aurora可將1~16個物理通道綁定在一起，形成一個由16個通道綁定而成的虛擬鏈路，提供最高60 Gb/s的傳輸波特率[1]。其結構如圖5所示。

圖5 Aurora核結構

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Aurora核可以幀模式或流模式傳輸數據[4]。Aurora的幀可以是任意大小，并可以在任意時刻被中斷。有效數據之間被自動以空閑（idles）序列信號填充，以維持通道的鎖定。幀模式下有可選的數據流控制信號，以降低接收數據速率，或傳送簡短而優先級高的信息。流模式在Aurora核中以一個無結尾的幀方式實現。在數據傳輸的間隙補以空閑序列信號。

2.2 PCI Express協議

PCI Express是PCI、PCIX協議的下一代協議，是一種廣泛適用于計算和通信平臺的高性能通用互聯結構。同Aurora協議相似，PCI Express協議采用點到點的串行鏈接，單通道可實現2.5 Gb/s的傳輸速率，最高可使用16個通道實現40 Gb/s的高速通信。Xilinx公司開發的集成的PCIE IP核(Integrated Endpoint Block)可實現最高8個RocketIO通道的綁定，以此為物理層基礎實現20 Gb/s的傳輸速率。PCI Express協議包含傳輸層、數據鏈路層和物理層，其在FPGA上基于RocketIO實現的結構框架如圖6所示。