近10年來，當集成電路進入亞微米階段，當人們享受到摩爾定律帶來的好處時， 一朵烏云，一直籠罩在集成電路業界的上空，就是越來越嚴重的跑冒滴漏現象。 作為集成電路的最基本組成單元，晶體管，當尺寸越來越小的時候，漏電缺越來越嚴重，不僅傳統漏電的地方漏，本來不該漏電的地方也開始從涓涓細流滿滿發展成波濤洶涌。 就像上圖的那個漏水的水龍頭。

剛開始，漏水的地方主要是出水口和進水口直接的部分， 因為水流主要在這里流動。 慢慢地，水龍頭越來做越小，人們發現，主要的漏水的地方從原來的進水口和出水口出，移到了中間用來擰緊水龍頭的部分。哪怕你不經常開關水龍頭，可這個地方會持續不斷地滲水。 如果拆開水龍頭來看，出毛病的地方通常是一個橡膠作的皮墊。水龍頭尺寸做小了以后，皮墊的尺寸跟著縮小，以至于太薄，水直接從皮墊滲出。 就像這張圖：

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多墊皮墊解決漏水問題

皮墊太薄導致漏水解決辦法是什么？簡單，多墊幾層皮墊，一層不夠兩層，兩層不夠三層。 這樣，中間漏水的問題就可以暫時解決了。

用來進行柵極絕緣的絕緣層，一般是用二氧化硅做的，相當于水龍頭中的皮墊， 通常只需要一層。 但是，賽靈思的Virtex-2, 用了兩層氧化物。從90nm開始賽靈思的Virtex-4，65nm Virtex-5，40nm Virtex-6，都采用了三重氧化物柵極的工藝，降低漏電流，從而達到降低靜態功耗的目的， 三重氧化物柵極長得是這個樣子滴：

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當然，皮墊墊多了，跑冒滴漏解決了一些，可是開關起來肯定不夠靈活，因此，這種工藝只是在非關鍵區域使用，比如用于配置FPGA的地方。 真正需要高速的區域，還是采用一層氧化物工藝。 因此 Virtex-2, 4,5, 6 盡管在降低功耗上做得很出色，可和精心設計的ASIC比，仍然有差距。 畢竟那么多閑置的資源在那里，每個跑冒滴漏一點，數千萬個加到一起，就不是小數字。

賽靈思的競爭對手沒有用三重氧化物這個方法，而是用統一抬高襯底電壓的方法，降低柵和襯底的電壓。此方法投機取巧，就像水龍頭漏水了，就把總閘關小一點，這樣，漏水雖然看上去小了，可是你想用水的時候，流出水的速度也大大降低。體現在性能上，就是所有的管子速度降低。

皮墊太薄了換特氟龍

當集成電路進入28nm節點的時候，尺寸實在是太小了，柵極已經薄到只剩幾個原子的厚度，就算是弄上3層，仍然嫌薄， 因此，要另辟蹊徑。

水龍頭解決這個問題的辦法仍然很簡單：不用皮墊了，咱換個高防水性的材料，很薄的一層，但就是很管用，比如特氟隆什么的。果然問題圓滿解決。

可是問題又來了，特氟隆和龍頭中間的鐵旋鈕連接不太好，怎么辦？干脆，吧中間的鐵旋鈕換成銅的，就解決了。 銅本身比較致密，防水性本來就好，加上特氟隆，效果果然棒極了。

在集成電路中，剛才用水龍頭作比喻的高防水性，對應的就是介電常數K，高介電常數，就是所謂的高K，HIGH-K，金屬柵極，即是metal gate, 合起來，就是HKMG. 這樣，HIGH-K材料+金屬柵極， 就完全取代了二氧化硅氧化物+多晶硅柵極。用水龍頭作比方，就是特氟隆皮墊加銅旋鈕。

這個改變可不得了，革命性的，令人頭痛的柵極漏電一下子減少了100倍。要知道，這個柵極漏電乘以晶體管數目永遠是個很大的數，是靜態功耗的重要組成部分。 這部分的漏電如果減少了100倍，28nm FPGA的容量雖然翻倍了，仍然可以做到功耗減半。

HIGH-K的比較圖：

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TSMC的艱難研發

HIGH-K這個工藝， INTEL早在45nm這個節點就搞定并采用了， TSMC雖然在芯片代工領域一直做得不錯，可比起INTEL，還是差那么一點點。 因此TSMC放棄了在45nm這個節電采用HIGH-K工藝，也使得在這個節點上，甚至沒有掌握三層氧化物這樣方法的公司被靜態功耗奇大無比的某款芯片折磨得抓狂，良率一直無法提高。

盡管如此，TSMC堅持在HIGH-K工藝上的投入，使得它在與其他芯片代工廠在28nm節點的爭奪中，開始占據先機。

可編程勢在必行

在28nm節點，由于尺寸的進一步縮小，使得需要維持開關的核心電壓降低，會降低動態功耗，這是天大的好事，再加上HIGH-K的對柵極靜態漏電革命性的減少，使得FPGA 目前的短板 “功耗“，與ASIC相比，有了質的提高， 因此，可以預計，2012年以后，FPGA大行其道，成為電子設計的絕對主流, 實現賽靈思提出的“可編程勢在必行“的目標并不僅僅是市場炒作。

學術化語言的版本

喜歡進一步深入研究的，請參閱本文的學術化語言版本，如下：

半導體工藝不斷細化的一個顯著好處是芯片的動態功耗不斷下降。因為可以采用更低的工作電壓，此外更小的尺寸有助于減小芯片內部分布電容。但在另一方面，由于 晶體管體積的縮小，包括門極（柵極）泄漏電流以及源-漏泄漏電流在內的靜態泄漏卻在逐漸增加，因此帶來的功耗成了一大頑疾。門極泄漏就是電子穿過阻止其運 動的絕緣層產生的泄漏電流。而在晶體管處于關斷狀態時，仍會有少量電子從源極向漏極流動，這就是源-漏泄漏。早在2004年，Intel發現因靜態泄漏導 致的功耗已占到芯片總功耗的25%。進入65nm之后，隨著管子體積的縮小，標準薄氧化層晶體管的靜態泄漏急劇增大。為了同時實現高密度和低漏電流，業界 各方面都在不懈努力研究各種減少泄漏電流的方法。一種稱為三重門極氧化層(triple-oxide)技術的工藝通過有選擇地增加門極氧化層厚度來減少泄 漏電流，同時又不犧牲性能。盡管這三重門極氧化層仍很薄，但這些晶體管的確展現出比標準薄氧化層晶體管更低的漏電流。Intel公司則推出了針對45nm 技術的HK+MG晶體管。所謂HK（High-K）就是采用相對二氧化硅而言具有很高絕緣常數的材料，它可在晶體管的門極和通道間產生一個強大的場效應， 并呈現出很高的電子絕緣特性。采用金屬門MG (Metal Gate)還能增強門的場效應。因此，HK+MG組合有助于顯著減少漏電流，增加門電容和驅動電流。

賽靈思可編程平臺開發全球高級副總裁 Victor Peng 指出：“在 28 納米這個節點上，靜態功耗是器件總功耗的重要組成部分，有時甚至是決定性的因素。由于提高可用系統性能和功能的關鍵在于控制功耗，因此為了實現最高功效，首先必須選用適合的工藝技術。我們選擇了***半導體制造有限公司 (TSMC)和三星(Samsung)的高介電層/金屬閘 (high-k metal gate)高性能低功耗工藝技術，以使新一代 FPGA 能最大限度地降低靜態功耗，確保發揮28 納米技術所帶來的最佳性能和功能優勢。”

與標準的高性能工藝技術相比，高性能低功耗工藝技術使得 FPGA 的靜態功耗降低了 50%，較低的靜態功耗可讓賽靈思向客戶交付業界功耗最低的 FPGA，且比前代器件的總功耗減少 50%。同時，新一代開發工具通過創新時鐘管理技術可將動態功耗降低 20%，而對賽靈思業界領先的部分重配置技術的增強，將幫助設計人員進一步降低33%的功耗和系統成本。