摘要：本文提出了一種計算方法簡單、計算量小、所需存儲量小的近場聚焦多波束形成的高速FPGA實現方法，用于成像聲納中高精度、高覆蓋、高波束數的多波束形成。本方法基于180陣元均勻半圓陣，通過陣元等效弦的轉動，僅采用6組加權系數矢量即可在90°范圍內產生540個波束，使存儲量降低了兩個數量級，從而有效降低對硬件存儲資源的要求。該系統工作在270MHz，通過乒乓操作實現數據不間斷的輸入輸出，從而提高速度；通過多通道多系數復用乘法器和流水并行技術，僅采用24個乘法器完成了540個波束的實時產生，實現了8190倍復用。與傳統并行處理架構相比，該方法提高了系統穩定性和速度，并大大節約了FPGA硬件資源。

引言
由于成像系統具有通道數多、數據量大、計算復雜、實時成像的特點[1][2]，因此要求處理器在保證聲納的靈敏度的前提下具有高速、高精度、大存儲量和實時處理的能力[3]。與其他CPU、DSP處理器相比，FPGA具有無法比擬的系統級的用戶可編程特性以及強大的并行計算能力，適用于高速、高密度的高端數字邏輯電路設計。此外，FPGA具有非常高性能的I/O帶寬。大量的I/O引腳和多塊存儲器可讓系統在設計中獲得優越的并行處理性能，適用于具有180通道信號輸入的成像聲納系統。利用FPGA可以實現成像聲納的實時信號處理[4-6]。

因為需要在FPGA中存儲大量的波束加權數據，所以芯片內部Block RAM的數量是選擇芯片的一個重要因素。對工作速度和芯片本身的各種資源、成本等方面進行權衡，選擇Virtex-6系列的vc6vlx130t來實現本系統。

1 近場聚焦多波束形成

成像聲納往往工作在近場，在近場范圍內，聲波近似為球面波，指向性是距離的函數，所以必須作近場聚焦進行校正[7-11]。本文采用所有波束都聚焦的方法，提前計算好聚焦在不同距離的補償相位并存儲在存儲器中，以供波束形成時調用。

圖1 近場聚集多波束形成示意圖

根據系統需要，焦面位置可以有多個，焦面位置的多少并不影響運算速度，只是消耗的ROM資源稍多。為了降低存儲需求，應在不降低性能的條件下盡可能減少聚焦面個數。本文中，在允許主瓣方向有0.001°誤差、旁瓣電平小于-14dB和主瓣寬度不大于1°的情況下需要7個聚焦面就能完成近場（r<18m）范圍的波束形成，聚焦距離從1米到18米（1米以內為盲區，不考慮），焦面之間的距離不是均勻的，而是隨著聲源距離的增加而增加。

圖2 聚集波束形成的1#波束方向圖

以基陣所處位置為圓心，目標所處位置用（距離，方位）來表示。假設聲源位于（1m，45°），選取不同聚焦面對波束形成的影響如圖5所示，其中藍線為理想情況下，采用與實際所處位置相同的聚焦距離（1.1m）進行聚焦時的1#波束方向圖，其波束指向為45°，主瓣寬度為0.9010°，旁瓣電平為-14.47dB。紅線為聲納系統實際工作情況下，按照上述8個聚焦面對實際距離進行近似選取，采用1.05m聚焦時的1#波束方向圖。兩種情況下的波束方向圖吻合得很好，因此雖然只取了7個聚焦面做近場波束形成，但對波束形成的效果影響不大，卻可以大大提高系統資源的利用效率。

2 多波束形成的FPGA 實現

因為數字多波束形成需要處理大量數據，且對處理速度有很高的要求，但計算結構相對簡單，很適合利用FPGA實現多通道并行處理，同時兼顧速度和靈活性。

數字多波束形成（DBF）主要完成復數乘法和復數加法運算，每路輸入信號為經過下變頻后輸出的基帶I/Q 分量。采用91個陣元的單波束DBF要完成實數的364個乘法和363個加法運算，而在FPGA里影響計算速度和資源消耗的主要是乘法器。若僅采用并行處理方法，產生540個波束需要540×91×4＝196560個乘法器，需要消耗大量的乘法器資源，在一片FPGA上實現不了。另一方面，單通道數據輸入波束形成器的速度為30KHz，而FPGA的芯片處理速度通常可達幾百兆，因此可以利用FPGA的高速性能，充分利用乘法器資源，通過時分復用乘法器（TDM）實現多通道數據多系數乘法運算。采用90個波束91個系數共用一個乘法器，實現8190倍復用，產生540個波束所需乘法器的數量減少到24，如表1所示。

表1 資源利用率與速度關系

數字多波束形成分為6個模塊，每個模塊采用同一組加權系數產生90個波束，如圖3所示：

圖3 DBF整體功能框圖

Beam1-beam6模塊功能相同，唯一的區別是輸入加權矢量數據不同，因此以beam1模塊為例說明其FPGA實現過程。基于FPGA 的多波束形成器由存儲模塊、控制模塊、乘法累加模塊等幾部分實現，系統的組成結構框圖如圖4所示。

圖4 波束形成FPGA實現功能模塊

2.1 存儲模塊
前端處理后的數據采用乒乓操作實現數據不間斷的寫入和輸出，實部數據和虛部數據使用獨立的雙端口RAM存儲，如圖4中所示實部RAM1和虛部RAM2。因為需要緩沖的數據為180通道上的16 bit數據, 所以乒乓RAM 的容量應為所需要緩沖數據的2倍，即16×180×2×2 =11.25 Kbit。

乒乓RAM的讀順序比較特殊：為了加速和節約乘法器資源，用4個實數乘法器來實現90個波束91個系數的復用，所以讀時鐘是寫時鐘的90×91/180=45.5倍。讀順序如下：讀取0-99地址單元的信號數據用于產生1#波束，然后讀取1-100地址單元的信號數據用于產生7#波束，…，讀取88-187地址單元的信號數據用于產生529#波束，最后讀取89-188地址單元的信號數據用于產生535#波束。讀完這些數據之后正好下一時刻的信號數據已寫入180-359地址單元，此時在上述讀地址的基礎上加180后，讀取數據用于產生下一時刻的540個波束數據，依次循環往復。

片內ROM存儲波束加權系數矢量，6個波束形成模塊使用各自的系數ROM。其讀時鐘與乒乓RAM相同，讀地址相對比較簡單，重復地址0-90，根據數據點位置 確定該調用哪個聚焦面的加權系數矢量。

2.2 控制模塊
控制模塊產生讀寫地址信號和控制信號，對乒乓RAM和系數ROM的讀寫地址的控制按照上文所述內容設計；控制信號部分主要是產生控制運算部分和存儲部分的運行使能控制信號。

2.3 運算模塊
信號數據與對應的加權數據讀取出之后以270M的速率串行進入乘法累加模塊。其中復數相乘是其中最重要的運算操作。假設第 接收通道的信號表示為：

首先，1-91通道的數據串行進入乘法累加器，進行91次復乘和90次復加之后，得到一個包含實部和虛部的波束數據；之后，2-92通道的數據進入乘法累加器，得到第二個波束數據。如此，形成90個波束，只需要一個復數乘法器，即4個實數乘法器。

圖5 乘法累加器IP核

乘法累加采用Xilinx的IP核實現，如圖5所示，其中各個參數的含義如表2所示。

表2 乘法累加IP核各參數含義

通過控制BYPASS信號來控制乘法累加過程：當濾波后數據和加權系數有效時，使BYPASS維持一個周期的高電平后變為低電平，計數100周期后再次變為高電平，開始下一個波束數據的計算，因此bypass的周期為1.35MHz。

圖6 波束形成模塊波形圖

如圖6所示，波束數據輸出速率為2.7MHz，對應著單個波束輸出速率為30KHz，計算結果與MATLAB仿真結果一致。各個波束實部和虛部輸出后，通過乘法運算得到波束的模平方。

3 驗證結果

信號從基陣90°方向射向基元，1#基元至180#基元接收到信號，通過基元與波束點的延遲，得到各基元處的信號。180個基元的信號同時采集，一個周期采集4個點，采集到的數據作為標準信號源。系統設計時，將標準信號源數據存在信號處理單元。系統運行過程中，如果信號處理單元接收到使用標準信號源的命令，就讀出標準信號源數據進行濾波抽取和多波束形成運算。將系統的波束輸出結果與MATLAB仿真結果對比，可檢測系統是否工作正常。

圖7 Chipscope驗證標準信號源測試

圖7所示為Chipcsope采集到的采用標準信號源測試時某個時刻的540個波束的波束值，具有良好的指向性。

圖8 標準信號源測試圖像

圖8所示為實際系統采用標準信號源測試，將波束數據通過千兆網上傳至PC機得到的顯示圖像，為90°方向上的一條亮條紋。

圖9 FPGA資源利用率

本文提出的改進算法只需要6組加權系數矢量即可產生540個波束，有效降低了對存儲資源的要求。通過乒乓操作實現了不間斷的數據輸入輸出，以及流水并行處理，能夠實現實時處理。通過多通道多系數復用技術，將乘法器資源使用量降低到24個，大大節省了FPGA的硬件資源。數字多波束形成所使用的FPGA資源如圖9所示，其僅僅使用了整個芯片資源的一小部分，為成像聲納系統其余模塊的實現提供了很大的空間。

結語
本文提出一種利用FPGA實現高速多通道的多波束形成方法。通過乒乓操作、流水并行處理提高速度；通過多通道多系數復用乘法器和模塊復用技術，僅采用24個乘法器完成180通道數據的540個波束實時產生，有效降低了FPGA資源利用量，適用于工程上實現多波束形成系統。