可以這樣計算輸入接口約束：DDR 方式下數據實際的采樣周期是時鐘周期的一半；上升沿采樣的數據（Rise Data）的 -max 應該是采樣周期減去這個數據的發送沿（下降沿）之前的數據有效窗口值 dv_bfe，而對應的-min 就應該是上升沿之后的數據有效窗口值dv_are ；同理，下降沿采樣的數據（Fall Data）的 -max 應該是采樣周期減去這個數據的發送沿（上升沿）之前的數據有效窗口值 dv_bre，而對應的-min 就應該是下降沿之后的數據有效窗口值 dv_afe 。

所以最終寫入 XDC 的 Input 約束應該如下所示：

?

DDR 源同步邊沿對齊輸入接口

?

已知條件如下：

時鐘信號 src_sync_ddr_clk 的頻率： 100 MHz

數據總線： src_sync_ddr_din[3:0]

上升沿之前的數據 skew (skew_bre ) ： 0.6 ns

上升沿之后的數據 skew (skew_are ) ： 0.4 ns

下降沿之前的數據 skew (skew_bfe ) ： 0.3 ns

下降沿之后的數據 skew (skew_afe ) ： 0.7 ns

可以這樣計算輸入接口約束：因為已知條件是數據相對于時鐘上升沿和下降沿的skew，所以可以分別獨立計算；上升沿的 -max 是上升沿之后的數據 skew (skew_are )，對應的-min 就應該是負的上升沿之前的數據 skew (skew_bre )；下降沿的 -max 是下降沿之后的數據 skew (skew_afe )，對應的-min 就應該是負的下降沿之前的數據 skew (skew_bfe )。

所以最終寫入 XDC 的 Input 約束應該如下所示：

?

出現負值并不代表延時真的為負，而是跟數據相對于時鐘沿的方向有關。請一定牢記 set_input_delay 中 -max/-min 的定義，即時鐘采樣沿到達之后最大與最小的數據有效窗口（set_output_delay 中 -max/-min 的定義與之正好相反，詳見后續章節舉例說明）。

在這個例子中，數據是邊沿對齊，只要有 jitter 跟 skew 的存在，最差情況下，數據有效窗口在到達時鐘采樣沿之前就已經結束，所以會有負數出現在-min 之后。因此，在實際應用中，FPGA 用作輸入的邊沿對齊 DDR 源同步接口的情況下，真正用來采樣數據的時鐘會經過一個MMCM/PLL 做一定的相移，從而把邊沿對齊變成中心對齊。

另外，在經過 MMCM/PLL 相移后的采樣時鐘跟同步接口輸入的時鐘之間需要做set_false_path 的約束（如下述例子）而把那些偽路徑從時序報告中剔除，這里不再詳述。

?

虛擬時鐘

在 FPGA 做系統同步輸入接口的情況下，很多時候上游器件送入的數據并不是跟某個 FPGA 中已經存在的真實的時鐘相關，而是來自于一個不同的時鐘，這時就要用到虛擬時鐘（Virtual Clock）。

舉例來說，上游器件用一個 100MHz 的時鐘送出數據到 FPGA，實際上這個數據每兩個時鐘周期才變化一次，所以可以用 50MHz 的時鐘來采樣。FPGA 有個 100MHz 的輸入時鐘，經過 MMCM 產生一個 50MHz 的衍生時鐘，并用其來采樣上游器件送來的同步數據。

當然，系統級的設計上，必須有一定的機制來保證上游器件中的發送時鐘和 FPGA 中的接收時鐘的時鐘沿對齊。

此時，我們可以借助虛擬時鐘的幫助來完成相應的 Input 接口約束。

?

篇幅所限，對 XDC 中 I/O 約束的設計思路、分析方法以及如何具體設置 Input 接口約束的討論就到這里，下一篇我們接著分析如何設置 Output 接口約束，看看 Vivado 中有什么方式可以幫助用戶準確便捷地定義接口時序約束。