三態門在數字電路上可以說是應用的非常廣泛，特別是一些總線上的應用，因而，隨著數字電路的發展，就避免不了用硬件描述語言在FPGA上來設計實現三態門。由于最近在玩攝像頭，免不了的要寫I2C協議，總線操作，就應用到了三態門，所以就在這好好總結一下三態門的設計實現及其仿真。

一．三態門在FPGA上的設計實現

首先我們要明白三態門的三態是指其輸出有三種狀態：高電平（邏輯1）、低電平（邏輯0）和高阻態（Hi-Z），且三態門都有個使能端EN來控制門電路的通斷，其功能模型如圖1-1所示：

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看著圖1-1，我們一眼就明白其功能的實現了，在FPGA上用硬件描述語言Verilog來描述就是這幾句語句：
inout Y, //define three-state gate Y in your module
reg A; //intermediate driver registers
wire C; //Enable signal
assign Y = (C == 1’b0) ? A : 1’bz; //C control Y on-off

其實我們只要搞清楚當使能端C為低電平使能時，數據線Y作輸出，其電平信號由自己內部信號決定，故用中間變量A做存儲接口；當使能端C為高電平失能時，數據線作輸入，其電平由外部信號決定，故為高阻態。所以，三態門的控制就在于搞清我們是要讓數據線Y作輸入還是作輸出，一句 assign Y = (C == 1’b0) ? A : 1’bz; 即可實現，作輸出時，C使能，作輸入時，C失能。

二．三態門在FPGA上的仿真

三態門在FPGA上的設計實現還是比較簡單的，難就難在仿真三態門的功能。以前也都練習過三態門的設計，但由于其仿真老是實現不了，也就作罷了，現如今又用到了三態門，不得不把仿真弄出來，不然心里過意不去。網上也很多這類的教程，但我認為都講得比較含蓄，不夠直白，也可能是我太笨，怎么都沒理解，后面通過自己的反復練習思考，終于明白了其中的奧妙。

其實，三態門的仿真跟其設計是相通的，其測試腳本的編寫剛好和硬件描述設計顛倒過來。我們首先要明白，仿真測試腳本的編寫是測試我們設計的電路是否正常工作，說白點就是給我們設計的電路信號一些相應激勵，設計文本里的輸入信號，如clk，在測試腳本里就變成了輸出，我們要產生clk這個時鐘，輸出給予設計文本激勵，才能讓設計的電路工作，進而測試其是否正常工作。總之，一句話，設計文本里的輸入在測試腳本里變成輸出，設計文本里的輸出在測試腳本里變成輸入。

明白了這個關系，我們再來說一下三態門的仿真，當設計文本里的數據線Y作輸出時，測試腳本里要讓Y呈高阻態，因為數據線Y此時在測試腳本里輸入，設計文本驅動它輸出；同理，當設計文本里的數據線Y作輸入時，測試腳本里讓Y通過中間變量treg_Y驅動它輸出到設計文本里，使其模擬主機從機通過單總線的數據線Y進行通信。

下面給出上篇文章SCCB協議仿真的測試腳本來示范三態門測試腳本的編寫，設計文本就是主機，測試腳本就是從機：

1.首先，我們知道SCCB里的單總線數據線是i2c_sdat，在測試腳本里將它定義為線網型，并定義一個寄存器型信號treg_i2c_sdat，讓它作中間驅動信號，驅動i2c_sdat，具體實現如下面代碼所示：
wire i2c_sdat;
reg treg_i2c_sdat = 1'b0; //treg_i2c_sdat;
// assign statements (if any)
assign i2c_sdat = treg_i2c_sdat; //treg_i2c_sdat;

2.當在設計文本里，主機要配置從機寄存器進行SCCB的寫操作時，測試腳本里應將treg_i2c_sdat置為高阻態，這里測試腳本模擬從機接收主機發送的數據，測試腳本里的數據線i2c_sdat相對于設計文本作輸入，測試腳本接收設計文本發送的數據，具體實現如下面代碼所示：
//--------------ID_ADD------------
6'd1,6'd2,6'd3,6'd4,6'd5,6'd6,6'd7,6'd8:
begin
i2c_config_start <= 1'b1;
i2c_wr <= 1'b1; //write
i2c_config_data <= {8'haa,8'hf0,8'h55};
treg_i2c_sdat <= 1'bz; //input i2c_sdat
if(i2c_sclk_neg)
state <= state + 1'b1;
end

3.當在設計文本里，主機發送完8bit數據后等待從機應答時，測試腳本里應將treg_i2c_sdat置為0，驅動i2c_sdat輸出低電平發出應答，這里測試腳本模擬從機給主機發出應答，測試腳本里的數據線i2c_sdat相對于設計文本作輸出，測試腳本給設計文本發送應答，具體實現如下面代碼所示：
//-----------------ACK------------------
6'd9: begin
treg_i2c_sdat <= 1'b0; //output ACK
if(i2c_sclk_neg)
state <= state + 1'b1;
end

總體上的仿真設計就是這了，可能我說的比較繞，但其中的原理各人認真思考清楚吧，具體代碼自己按照我上面的三個方面模仿組織吧。

最后粘貼一張SCCB協議的仿真圖，雖然上次已經用過了：