JEDEC 固態(tài)技術協(xié)會，微電子產(chǎn)業(yè)標準全球領導制定機構，今天宣布正式發(fā)布JEDEC DDR3L規(guī)范。這是廣受期待的DDR3存儲器標準JESD79-3 的附件。這是DDR3作為當今DRAM主導性標準演變的繼續(xù)
2010-08-05 09:10:50
4183 本文主要使用了Cadence公司的時域分析工具對DDR3設計進行量化分析，介紹了影響信號完整性的主要因素對DDR3進行時序分析，通過分析結果進行改進及優(yōu)化設計，提升信號質量使其可靠性和安全性大大提高。##時序分析。##PCB設計。
2014-07-24 11:11:216350 
本文以Kintex-7系列XC7K410T FPGA芯片和兩片MT41J128M16 DDR3 SDRAM芯片為硬件平臺，設計并實現(xiàn)了基于FPGA的視頻圖形顯示系統(tǒng)的DDR3多端口存儲管理。##每片
2015-04-07 15:52:1013985 
講解xilinx FPGA 使用mig IP對DDR3的讀寫控制，旨在讓大家更快的學習和應用DDR3。 本實驗和工程基于Digilent的Arty Artix-35T FPGA開發(fā)板完成。 軟件
2021-01-01 10:09:005266 
為了更好地管理各類DDR3內存的特性，并提供一種簡便的、帶寬效率高的自動化方式來初始化和使用內存，我們需要一款高效DDR3內存控制器。
2021-02-09 10:08:0014491 
本實驗為后續(xù)使用DDR3內存的實驗做鋪墊，通過循環(huán)讀寫DDR3內存，了解其工作原理和DDR3控制器的寫法，由于DDR3控制復雜，控制器的編寫難度高，這里筆者介紹采用第三方的DDR3 IP控制器情況下的應用，是后續(xù)音頻、視頻等需要用到DDR3實驗的基礎。
2021-02-05 13:27:0010988 
和?x16 配置中均可提供高達?2133Mbps 的數(shù)據(jù)傳輸速率，并可與1.5V DDR3實現(xiàn)100%兼容。目前，華邦的?DRAM 產(chǎn)品布局包括1Gb-4Gb DDR3、128Mb-2Gb DDR
2022-04-20 16:04:033594 
以MT41J128M型號為舉例：128Mbit=16Mbit*8banks 該DDR是個8bit的DDR3，每個bank的大小為16Mbit，一共有8個bank。
2023-09-15 15:30:093822 
DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynamic Random Access Memory)是DDR SDRAM的第三代產(chǎn)品，相較于DDR2，DDR3有更高的運行性能與更低的電壓。
2025-04-10 09:42:533931 
的命令重排和調度使得數(shù)據(jù)在最大吞吐量時也能有效的傳輸。通過打開和關閉DDR3 SDRAM的行來實現(xiàn)最大效率的使用數(shù)據(jù)，地址和命令總線。命令的重排順序在命令FIFO中。DDR3內存控制器檢查在命令FIFO中
2018-01-18 22:04:33
嗨，我是FPGA領域的新手?，F(xiàn)在我正在使用Genesys2。我必須控制DDR3內存。我在Digilent網(wǎng)站上找到了一些使用micrlaze處理器的DDR3示例。但是，在我的情況下，我不必
2019-05-05 15:29:38
轉載DDR3內存詳解，存儲器結構+時序+初始化過程2017-06-17 16:10:33a_chinese_man閱讀數(shù) 23423更多分類專欄：硬件開發(fā)基礎轉自：首先，我們先了解一下內存的大體結構工作流程，這樣會比較容量理解這些參數(shù)在其...
2021-07-27 07:10:34
DDR3（double-data-rate three synchronous dynamic random accessmemory）是應用在計算機及電子產(chǎn)品領域的一種高帶寬并行數(shù)據(jù)總線。DDR3 在 DDR2
2019-05-22 08:36:26
CPU的DDR3總線只連了一片DDR3，也沒有復用總線將DDR3的CS直接拉到地的話，DDR3初始化不成功所以說DDR3的CS信號是通過沿采樣的嗎，電平采樣不行？無法理解啊還是有其他方面原因
2016-11-25 09:41:36
本帖最后由 一只耳朵怪 于 2018-6-21 15:24 編輯
各位好！關于DDR3，之前有小結過如果進行DDR3的SW leveling和進行EMIF4寄存器的配置。但是調試時，如果進行DDR3的問題定位，現(xiàn)小結一下，附上相關文檔。如有相關問題，可在樓下跟帖討論。謝謝！
2018-06-21 04:01:01
先生/女士 我已經(jīng)編寫了用于矩陣轉置的vhdl代碼但是我得到結果的問題意味著當我插入輸入，時鐘的值時，它沒有顯示任何東西。為什么它發(fā)生我無法理解...這里我我附上我的代碼結果......matrix.docx 11 KB
2020-03-11 09:33:36
矩陣的行列和轉置間的關系和特性是什么？方陣的特征值和特征向量是什么？
2021-06-21 07:44:55
因為工作的需要，最近做了下DDR3 IP核的讀寫仿真，仿真過程中DDR寫數(shù)據(jù)正常，但在對DDR讀取數(shù)據(jù)時出現(xiàn)以下的情況：1.MEM_DQ、MEM_DQS、MEM_DQSN始終為高阻態(tài)
2019-12-26 23:11:56
://pan.baidu.com/s/1s402 密碼: 9362 播放密碼：QQ521122524以上為其中一節(jié)課程完整版視頻內容：4顆DDR3拓撲講解4顆DDR3布局方法DDR3電氣規(guī)則設置等長設置DDR3信號分組等長原理DDR3等長設置DDR3電源處理DDR3布線繞線`
2014-12-17 21:16:37
視頻內容：4顆DDR3拓撲講解4顆DDR3布局方法DDR3電氣規(guī)則設置等長設置DDR3信號分組等長原理DDR3等長設置DDR3電源處理DDR3布線繞線
2015-07-30 21:34:09
DDR3 SDRAM內存的總線速率達到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達到2Gbits的高密度。這個架構毫無疑問
2019-04-22 07:00:08
本次發(fā)布 Gowin DDR3參考設計。Gowin DDR3 參考設計可在高云官網(wǎng)下載，參考設計可用于仿真，實例化加插用戶設計后的總綜合，總布局布線。
2022-10-08 08:00:34
Achieving High Performance DDR3 Data Rates in Virtex-7 and Kintex-7 FPGAs。Xilinx官方DDR3資料。
2016-05-27 16:39:58
DDR3的IP核配置完畢后，產(chǎn)生了好多文件，請問如何調用這些文件實現(xiàn)DDR3的讀寫呢？看了一些文章，說是要等到local_init_done為高電平后，才能進行讀寫操作。請問DDR3的控制命令如
2016-01-14 18:15:19
借助于.NET類，labview實現(xiàn)了PDF轉WORD的功能，這個功能還挺有用的。歡迎下載使用
2021-11-19 15:25:55
StringSrc變量和StringDst變量放在DDR2中固定位置。1）在cmd中給變量安排地址2）給變量賦初值以及分配地址空間3、為了實現(xiàn)矩陣的轉置，用AB類傳輸，關鍵在與對PaRam參數(shù)的設置，其他的按鍵觸發(fā)
2015-10-16 09:45:34
1.5V。所以我必須使用bank 15而不是bank 14來實現(xiàn)DDR3內存接口。這意味著現(xiàn)在我要使用12,13和12號銀行。 15用于DDR3內存接口?？梢允褂眠@3個銀行進行DDR3內存接口嗎？使用不相鄰的銀行是一個問題嗎？請幫幫我。問候，Iroshana。
2020-04-17 07:54:29
第22章 DSP矩陣運算-放縮，乘法和轉置矩陣本期教程主要講解矩陣運算中的放縮，乘法和轉置。目錄第22章 DSP矩陣運算-放縮，乘法和轉置矩陣22.1 初學者重要提示22.2 DSP基礎運算指令
2021-08-11 08:41:19
作者：吳連慧，周建江，夏偉杰摘要：為了解決視頻圖形顯示系統(tǒng)中多個端口訪問DDR3的數(shù)據(jù)存儲沖突，設計并實現(xiàn)了基于FPGA的DDR3存儲管理系統(tǒng)。DDR3存儲器控制模塊使用MIG生成DDR3控制器
2018-08-02 11:23:24
如何借助于 MicroPython，實現(xiàn)你的 IoT 構想？
2021-04-02 07:15:08
均衡的定義和重要性是什么如何實現(xiàn)FPGA和DDR3 SDRAM DIMM條的接口設計？
2021-05-07 06:21:53
現(xiàn)在因為項目需要，要用DDR3來實現(xiàn)一個4入4出的vedio frame buffer。因為片子使用的是lattice的，參考設計什么的非常少。需要自己調用DDR3控制器來實現(xiàn)這個vedio
2015-08-27 14:47:57
的工作時鐘頻率。然而，設計至DDR3的接口也變得更具挑戰(zhàn)性。在FPGA中實現(xiàn)高速、高效率的DDR3控制器是一項艱巨的任務。直到最近，只有少數(shù)高端（昂貴）的FPGA有支持與高速的DDR3存儲器可靠接口的塊
2019-08-09 07:42:01
本帖最后由 sugarr 于 2012-3-7 10:14 編輯
求助，實現(xiàn)一下矩陣的轉置函數(shù)function r=rafun(y,M,N)y=reshape(y,M,N);f=@(x
2012-03-07 10:10:04
第22章 DSP矩陣運算-放縮，乘法和轉置矩陣本期教程主要講解矩陣運算中的放縮，乘法和轉置。目錄第22章 DSP矩陣運算-放縮，乘法和轉置矩陣22.1 初學者重要提示22.2 DSP基礎運算指令
2021-08-11 06:05:03
DDR3將是2010年最有前景市場
2009 年即將結束，DDR2 作為DRAM 市場之王的日子同樣所剩無幾。速度更快且功耗更低的DDR3 幾年前就已經(jīng)問世，iSuppli 公司認為，它即將成為世
2009-12-15 10:28:141003 
臺灣DRAM廠商大舉轉產(chǎn)DDR3
2010年PC主流內存標準從DDR2向DDR3的轉換正在逐步成為現(xiàn)實。據(jù)臺灣媒體報道，由于下游廠商的DDR2訂單量近期出現(xiàn)急劇下滑，多家臺系DRAM芯片
2010-01-18 09:25:13795 IDT推出DDR3內存模塊高精度溫度傳感器
IDT公司推出首款針對DDR2和DDR3內存模塊、固態(tài)硬盤和電腦主板市場的高精度溫度傳感器。新器件有助于企業(yè)、
2010-01-26 16:53:321048 DDR2芯片價格有望在下半年超過DDR3
報道，威剛主席Simon Chen今天表示，隨著DRAM制造商把重點放在DDR3芯片生產(chǎn)上，DDR2芯片的出貨量將開始減少，其價格有望在今年下半
2010-02-05 09:56:181177 金士頓：DDR2/DDR3價格可能會繼續(xù)上漲
據(jù)報道，存儲大廠金士頓亞太地區(qū)副總裁Scott Chen近日表示，雖然1Gb DDR2/DDR3的芯片價格已經(jīng)超過了3美元大關，
2010-04-09 09:11:05904 Quamtum-SI DDR3仿真解析
Automated DDR3 Analysis
2010-04-29 09:00:114760 
采用90nm工藝制造的DDR3 SDRAM存儲器架構支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲密度更可高達2Gbits。該架構無疑速度更快，容量
2010-11-07 10:39:574472 
從那時起，采用DDR2、甚至最新的DDR3 SDRAM的新設計讓DDR SDRAM技術黯然失色。DDR內存主要以IC或模塊的形式出現(xiàn)。如今，DDR4雛形初現(xiàn)。但是在我們利用這些新技術前，設計人員必須了解如何
2011-07-11 11:17:146408 
總結了DDR和DDR2，DDR3三者的區(qū)別，對于初學者有很大的幫助
2015-11-10 17:05:37
36 用ise工具調用DDR3 IP核教程，內容非常的詳細
2015-11-20 11:56:200 針對DDR2-800和DDR3的PCB信號完整性設計
2016-02-23 11:37:230 C語言教程之矩陣的轉置，很好的C語言資料，快來學習吧。
2016-04-25 15:41:180 Xilinx FPGA工程例子源碼：Xilinx DDR3最新VHDL代碼(通過調試)
2016-06-07 14:54:5777 針對DDR2-800和DDR3的PCB信號完整性設計，要認證看
2016-12-16 21:23:410 華芯半導體DDR3內存顆粒 datasheet
2016-12-17 21:59:120 通過之前的學習，CPU可以讀寫DDR3了，PL端的Master IP也可以讀寫DDR3了，那二者就可以以DDR3為紐帶，實現(xiàn)大批量數(shù)據(jù)交互傳輸。 這樣的話，整個系統(tǒng)將會有兩個master，即CPU
2017-09-15 16:35:0125 DDR3是目前DDR的主流產(chǎn)品，DDR3的讀寫分離作為DDR最基本也是最常用的部分，本文主要闡述DDR3讀寫分離的方法。最開始的DDR, 芯片采用的是TSOP封裝，管腳露在芯片兩側的，測試起來相當方便；但是，DDRII和III就不一樣了，
2017-11-06 13:44:109412 
DDR4提供比DDR3/ DDR2更低的供電電壓1.2V以及更高的帶寬，DDR4的傳輸速率目前可達2133～3200MT/s。DDR4 新增了4 個Bank Group 數(shù)據(jù)組的設計，各個Bank
2017-11-07 10:48:5155965 
雖然新一代電腦/智能手機用上了DDR4內存，但以往的產(chǎn)品大多還是用的DDR3內存，因此DDR3依舊是主流，DDR4今后將逐漸取代DDR3，成為新的主流，下面我們再來看看DDR4和DDR3內存都有哪些區(qū)別。相比上一代DDR3，新一代DDR4內存主要有以下幾項核心改變：
2017-11-08 15:42:2332469 DDR3 SDRAM（Double Data Rate Three SDRAM）：為雙信道三次同步動態(tài)隨機存取內存。
DDR4 SDRAM（Double Data Rate Fourth
2017-11-17 13:15:4928010 本文詳細介紹了在Xilinx Virtex-6系列FPGA中使用MIG3.7 IP核實現(xiàn)高速率DDR3芯片控制的設計思想和設計方案。針對高速實時數(shù)字信號處理中大容量采樣數(shù)據(jù)通過DDR3存儲和讀取
2017-11-17 14:26:4326092 
為了解決視頻圖形顯示系統(tǒng)中多個端口訪問DDR3的數(shù)據(jù)存儲沖突，設計并實現(xiàn)了基于FPGA的DDR3存儲管理系統(tǒng)。DDR3存儲器控制模塊使用MIG生成DDR3控制器，只需通過用戶接口信號就能完成DDR3
2017-11-18 18:51:257989 
針對采用DDR3接口來設計的新一代閃存固態(tài)盤（SSD）需要完成與內存控制器進行通信與交互的特點，提出了基于現(xiàn)場可編程門陣列（ FPGA）的DDR3協(xié)議解析邏輯方案。首先，介紹了DDR3內存工作原理
2017-12-05 09:34:4410 其他元件，占用了寶貴的電路板空間。
Stratix? III FPGA具有專用內置I/O電路，降低了高速DDR3存儲器設計的難度。觀看這一演示，了解怎樣輕松實現(xiàn)1,067 Mbps DDR3存儲器
2018-06-22 02:04:004421 Cyclone 10 GX DDR3 示例設計的步驟
2018-06-20 00:12:006906 
我們通過Configuration,Package,Speed...等DDR3的命名可知道DDR3的容量，封裝，速度等級等信息。
2019-03-03 11:04:152626 
DDR3內存與DDR2內存相似包含控制器和存儲器2個部分，都采用源同步時序，即選通信號(時鐘)不是獨立的時鐘源發(fā)送，而是由驅動芯片發(fā)送。它比DR2有更高的數(shù)據(jù)傳輸率，最高可達1866Mbps；DDR3還采用8位預取技術，明顯提高了存儲帶寬；其工作電壓為1.5V，保證相同頻率下功耗更低。
2019-06-25 15:49:232336 DDR3 SDRAM是DDR3的全稱，它針對Intel新型芯片的一代內存技術（但目前主要用于顯卡內存），頻率在800M以上。DDR3是在DDR2基礎上采用的新型設計，與DDR2 SDRAM相比具有功耗和發(fā)熱量較小、工作頻率更高、降低顯卡整體成本、通用性好的優(yōu)勢。
2019-10-29 08:00:000 本文檔的主要內容詳細介紹的是DDR和DDR2與DDR3的設計資料總結包括了：一、DDR的布線分析與設計，二、DDR電路的信號完整性，三、DDR Layout Guide，四、DDR設計建議，六、DDR design checklist，七、DDR信號完整性
2020-05-29 08:00:000 從成本的角度來看，DDR3也許的確要比DDR4低一些，所以從這個角度可以講通。
2020-09-08 16:28:235265 近日，安捷倫科技公司推出目標應用為板級或嵌入式存儲器應用的DDR3協(xié)議調試和測試套件，由硬件和軟件的組成。據(jù)說該套件是業(yè)界首個功能最齊全的DDR3測試工具，包含業(yè)界最快的（2.0-Gtransfer
2020-08-30 10:06:011315 2021 年，DDR3內存價格受缺貨影響預上漲 40%-50%，春節(jié)之后的價格就已經(jīng)上漲至3.3美元以上；三星2Gb DDR3價格再創(chuàng)歷史新高，從0.95美元漲至3美元左右。
2021-03-15 15:18:142890 用于 DDR 電源及終端的高效率、雙通道、±3A同步降壓型穩(wěn)壓器符合 DDR / DDR2 / DDR3 標準
2021-03-19 08:44:5013 這篇文章我們講一下Virtex7上DDR3的測試例程，Vivado也提供了一個DDR的example，但卻是純Verilog代碼，比較復雜，這里我們把DDR3的MIG的IP Core掛在Microblaze下，用很簡單的程序就可以進行DDR3的測試。
2021-05-02 09:05:004228 
DDR4相比DDR3的相關變更點相比DDR3，DDR4存在諸多變更點，其中與硬件設計直接相關的變更點主要有：? 增加Vpp電源；? VREFDQ刪除；? CMD、ADD、CTRL命令的端接變更為
2021-11-06 20:36:0030 日前，世界著名硬件網(wǎng)站TomsHardware上有消息表示，多家大廠都在考慮停止DDR3內存的生產(chǎn)。DDR3內存早在2007年就被引入，至今已長達15年，因為其不再泛用于主流平臺，即便退出市場也不會
2022-04-06 12:22:566223 ??這篇文章我們講一下Virtex7上DDR3的測試例程，Vivado也提供了一個DDR的example，但卻是純Verilog代碼，比較復雜，這里我們把DDR3的MIG的IP Core掛在Microblaze下，用很簡單的程序就可以進行DDR3的測試。
2022-08-16 10:28:583160 一、DDR3簡介 ? ? ? ? DDR3全稱double-data-rate 3 synchronous dynamic RAM，即第三代雙倍速率同步動態(tài)隨機存儲器。所謂同步，是指DDR3數(shù)據(jù)
2022-12-21 18:30:055150 DDR3的速度較高，如果控制芯片封裝較大，則不同pin腳對應的時延差異較大，必須進行pin delay時序補償。
2023-07-04 09:25:38936 
電子發(fā)燒友網(wǎng)站提供《PI2DDR3212和PI3DDR4212在DDR3/DDR4中應用.pdf》資料免費下載
2023-07-24 09:50:473 本文開源一個FPGA項目：基于AXI總線的DDR3讀寫。之前的一篇文章介紹了DDR3簡單用戶接口的讀寫方式：《DDR3讀寫測試》，如果在某些項目中，我們需要把DDR掛載到AXI總線上，那就要通過MIG IP核提供的AXI接口來讀寫DDR。
2023-09-01 16:20:377275 
本文介紹一個FPGA開源項目：DDR3讀寫。該工程基于MIG控制器IP核對FPGA DDR3實現(xiàn)讀寫操作。
2023-09-01 16:23:193353 
DDR3是2007年推出的，預計2022年DDR3的市場份額將降至8%或以下。但原理都是一樣的，DDR3的讀寫分離作為DDR最基本也是最常用的部分，本文主要闡述DDR3讀寫分離的方法。
2023-10-18 16:03:561889 
DDR4和DDR3內存都有哪些區(qū)別？ 隨著計算機的日益發(fā)展，內存也越來越重要。DDR3和DDR4是兩種用于計算機內存的標準。隨著DDR4內存的逐漸普及，更多的人開始對兩者有了更多的關注。 DDR3
2023-10-30 09:22:0013835 華邦自DDR2時期就深入物聯(lián)網(wǎng)、汽車、工業(yè)、電信等高附加值領域，而隨著制程升級至DDR3階段，該公司開始加大對DDR3產(chǎn)能建設的投資力度。高雄工廠今年引入了20納米設備，產(chǎn)能逐漸釋放，未來將成為華邦新制程DRAM產(chǎn)品的主要生產(chǎn)基地。
2024-05-13 10:03:251198 隨著技術的不斷進步，計算機內存技術也在不斷發(fā)展。DDR（Double Data Rate）內存條作為計算機的重要組成部分，其性能直接影響到電腦的運行速度和穩(wěn)定性。DDR3和DDR4是目前市場上最常
2024-11-20 14:24:2211361 DDR3、DDR4、DDR5是計算機內存類型的不同階段，分別代表第三代、第四代和第五代雙倍數(shù)據(jù)速率同步動態(tài)隨機存取存儲器（SDRAM）。以下是它們之間的性能對比： 一、速度與帶寬 DDR3 ：速度
2024-11-29 15:08:2819706 據(jù)報道，業(yè)內人士透露，全球三大DRAM內存制造商——三星電子、SK海力士和美光，有望在2025年內正式停產(chǎn)已有多年歷史的DDR3和DDR4兩代內存。 隨著技術的不斷進步和消費級平臺的更新?lián)Q代
2025-02-19 11:11:513465 的講解數(shù)據(jù)線等長設計。? ? ? 在另一個文件《AD設計DDR3時等長設計技巧-地址線T型等長》中著重講解使用AD設計DDR地址線走線T型走線等長處理的方法和技巧。
2025-07-28 16:33:124 電子發(fā)燒友網(wǎng)站提供《DDR3 SDRAM參考設計手冊.pdf》資料免費下載
2025-11-05 17:04:014
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