2.2 搜索模塊的VHDL設計與仿真

　　搜索模塊的對外接口如圖3所示。其中，CLK_BitSync及Data_in分別為位同步時鐘信 號和輸入數據；Data_out為經2個時鐘周期延時后的比特流數據。對輸入數據的延時處理，是為了補償產生search_over 時的處理時延，以便于脈沖信號search_over 與最后一位幀同步碼對齊。

　　搜索輸入比特流中的幀同步碼組，首先需要將輸入數據送入移位寄存器（Regdin）中，而后將 Regdin中的數據與幀同步碼組相比即可。程序中將多路啟動信號（rst、Research_check、Research_sync）取或后，作為異 步復位信號，用于啟動一次搜索過程。搜索過程中，采用for循環對寄存器Regdin 與同步碼組進行比較，通過逐位比較，每發現1 b不相同，則計數加1，計算出兩者之間的漢明距離。計算完漢明距離后，判斷是否大于容錯門限ErrorNum，如大于容錯門限則繼續搜索，否則輸出同步脈 沖search_over，并停止搜索。

　　圖4為搜索模塊的Modelsim仿真波形。其中，幀同步碼長度LenCode=7， 幀同步碼FrameCode=“1011000”，容錯門限ErrorNum=1.可以看出，復位后首先搜索到一次幀同步碼組；當 Research_check為高電平，啟動另一次搜索過程，比特流中搜索到“1001000（ErrorNum=1）”時，此時容錯位數設置為1，因此 輸出同脈沖search_over，并停止搜索過程，即使后續比特流中出現了“1011001（ErrorNum=1）”，仍然不輸出同步脈沖。

　　2.3 校核模塊的VHDL設計與仿真

　　為便于程序編寫，校核模塊主要由Check_Ce 進程和Checking 進程組成。Check_Ce 進程用于檢測search_over信號，檢測到信號出現高電平后，產生長度為CheckNum 幀數據的高電平允許信號CheckCe，并通過計數器Number 來標識每幀中數據及同步碼組的位置。產生了CheckCe及Number信號后，Checking進程只需在CheckCe信號為高電平的范圍內對同步碼 組進行校核即可。校核完成后，需要使check_over（連續CheckNum幀均同步）或research_check（CheckNum幀內有一幀 未同步）信號產生一個高電平脈沖。幀校核的方法與搜索同步碼組的方法類似，即通過漢明距離來判斷是否同步。將校核態分成Check_Ce進程和 Checking進程來分別進行實現，則每個進程的功能劃分更為簡單，編程實現時也相對容易得多。

　　圖5 是校核模塊的Modelsim 仿真波形。其中，幀長度LenFrame=16，校核幀數CheckNum=2，容錯門限ErrorNum=0，其余參數與搜索模塊相同。從波形上很容易 看出，當search_over第一次出現高電平時，其后連續兩組同步碼均為“1011000（ErrorNum=0）”;當search_over第二 次出現高電平時，其后第一組同步碼為“1001000（ErrorNum=1）”，第二組同步碼為“1011000（ErrorNum=0）”。因此第一 次幀校核順利通過，校核完成后check_over輸出一個高電平脈沖，research_check保持為低電平；第二次校核未通過，校核完成后 research_check輸出一個高電平脈沖，check_over保持為低電平。

　　2.4 同步模塊的VHDL設計與仿真

　　為了簡化設計，將同步狀態分為三個進程來完成，即計數器進程（Counter）、幀校驗進程 （FrameChecking）和同步校驗進程（SyncChecking）。Counter 進程用于產生幀內數據位置的計數，當檢測到check_over 信號為高電平時，重新開始以幀周期（LenFrame）循環計數；FrameChecking 進程用于產生幀起始位置的同步脈沖，且高電平脈沖與同步碼的最后1 b對齊，該進程首先需要對同步碼組進行校核，如校核通過，則在同步碼位置處產生一個高電平脈沖FramePosition，如果校驗未通過，則在同步碼位 置不產生高電平脈沖；SyncChecking進程通過判斷FramePosition 來確定系統是否處于同步狀態，即只需判斷FramePosition是否連續在同步碼組的位置出現低電平，如連續出現SyncNum 次低電平，則判斷為失鎖，否則繼續維持同步狀態。

　　圖6 是同步模塊的Modelsim 仿真波形。其中同步態校核幀數SyncNum=2，其他參數與校核態相同。從圖中可以看出，當檢測到check_over為高電平時，計數器Number 開始以周期為幀長LenFrame=16循環計數。當check_over 出現高電平時，其后連續4 組同步碼為 “1011000（ErrorNum=0）”，“1001000（ErrorNum=1）”，“1001000（ErrorNum=1）”，“1001000（ErrorNum=1）”。 由于此時設置的容錯門限ErrorNum=0，因此第一幀同步碼校核通過，輸出了同步脈沖FramePosition，此后出現連續3 個校核未通過的數據幀。同步狀態信號State_Sync 高電平狀態持續維持了2 幀數據的長度，而后停止同步狀態，輸出失步信號research_sync，用于啟動搜索過程。

　　3 幀同步系統的FPGA實現及仿真

　　本實例的目標器件為XC3S200-4FT200，FPGA實現后，查找表資源（LUTs）占用了 484 個（12%），全局時鐘資源（GCLKs）占用了1個（12%）。最高系統時鐘頻率（Maximum frequency）可達54.81 MHz.圖7 是幀同步系統的Modelsim 仿真波形。其中，各模塊的容錯門限ErrorNum均為0，其他同步參數不變。

　　圖7 實際上對幀同步系統的搜索、校核、校核未通過、失步、重新搜索、重新同步等過程進行了完整的仿真測試。

　　4 結語

　　本方案是基于模塊化設計思想，采用VHDL語言對幀同步系統進行設計實現，有利于程序的移置及維 護。方案設計的關鍵在于理解各模塊之間的信號接口關系及時序關系。在模塊設計時，通過進一步合理劃分模塊內部的結構，可以更好地理清程序思路并提高設計方 案的效率。最后利用Modelsim 6.0軟件進行了仿真測試。仿真結果表明，該方案中設計的同步系統工作穩定，滿足性能要求。