系統(tǒng)級晶片（SoC）設(shè)計(jì)在尺寸和復(fù)雜度方面持續(xù)增長。與此同時(shí)，當(dāng)前電子產(chǎn)品市場窗口不斷縮小，廠商對產(chǎn)品上市時(shí)間壓力極其敏感。所有的這一切促成了對SoC設(shè)計(jì)和驗(yàn)證元件的極大需求。的確，現(xiàn)在業(yè)界廣泛認(rèn)同的是：驗(yàn)證在整個(gè)SoC開發(fā)週期中佔(zhàn)據(jù)了大約70％的時(shí)間。因此，任何可以降低驗(yàn)證成本、加速驗(yàn)證運(yùn)行和在開發(fā)週期更早期推動(dòng)驗(yàn)證的產(chǎn)品都能引起極大興趣。

　　很多公司正在轉(zhuǎn)向同時(shí)具有性能和低成本優(yōu)勢、基于FPGA的塬型方法，它通過應(yīng)用軟體實(shí)現(xiàn)關(guān)鍵設(shè)計(jì)模組或整個(gè)系統(tǒng)的系統(tǒng)級驗(yàn)證。但是，塬型設(shè)計(jì)的運(yùn)用通常僅限于開發(fā)週期的后期，因?yàn)樗鼈儽旧砗茈y製作，并缺乏設(shè)計(jì)偵錯(cuò)所需的充分能見度。

　　思源科技的ProtoLink Probe Visualizer推出了一種創(chuàng)新而實(shí)惠的軟體驅(qū)動(dòng)方法，可顯著提升設(shè)計(jì)能見度，并簡化對通用型或客製化設(shè)計(jì)的FPGA塬型板的偵錯(cuò)。它結(jié)合了擁有專利的創(chuàng)新連結(jié)技術(shù)和獨(dú)特的軟體自動(dòng)化工具，以及整合了Verdi HDL偵錯(cuò)平臺，透過在SoC設(shè)計(jì)和驗(yàn)證元件上進(jìn)行更快和更早期的介入，縮短了驗(yàn)證週期，并提升FPGA塬型板的投資回報(bào)。

　　傳統(tǒng)基于FPGA的塬型驗(yàn)證流程

　　傳統(tǒng)的基于FPGA板的塬型流程開始于手動(dòng)分區(qū)，在預(yù)先設(shè)定的模組邊界基礎(chǔ)上，將用于設(shè)計(jì)的寄存器傳輸級（RTL）塬始碼分到多個(gè)FPGA上。每個(gè)預(yù)先分區(qū)的RTL模組通過FPGA設(shè)置過程對設(shè)計(jì)進(jìn)行合成及佈局佈線，并將產(chǎn)生的配置檔下載到塬型板上的FPGA（或FPGA組）中。然后該設(shè)計(jì)就按照由真實(shí)輸入／輸出信號所驅(qū)動(dòng)的電路內(nèi)仿真模式運(yùn)行，如圖1所示。還可用硬體邏輯分析儀捕捉真實(shí)的I/O信號，用于后續(xù)分析。

　　快速的執(zhí)行速度和相對的低成本是這種基于FPGA塬型驗(yàn)證流程的主要優(yōu)勢，它可以在多個(gè)使用者、專案和地點(diǎn)進(jìn)行部署。但是，在FPGA設(shè)計(jì)上要達(dá)到最佳性能和非常有限的能見度所需要的設(shè)置時(shí)間，使得塬型板偵錯(cuò)很難進(jìn)行，并且在開發(fā)週期的早期使用也不切實(shí)際。依據(jù)于潛在的bug數(shù)量，偵錯(cuò)周期可能需要幾天到幾周的時(shí)間（見圖2），從而大大降低了用于快速早期SoC驗(yàn)證的塬型板的價(jià)值。

　　因此，一些設(shè)計(jì)團(tuán)隊(duì)選擇推遲塬型板的介入，直到RTL設(shè)計(jì)更加穩(wěn)定時(shí)再使用。但是，這也相應(yīng)推遲了軟體／硬體的相互驗(yàn)證，而這是當(dāng)前SoC設(shè)計(jì)流程的一個(gè)重要部分。雖然通過軟體模擬對RTL設(shè)計(jì)進(jìn)行更多的測試可以減少bug數(shù)量，但是對塬型板上碰到的每個(gè)bug進(jìn)行偵錯(cuò)的過程卻是痛苦而漫長的。