本文采用脈沖多普勒、數(shù)字波束形成等技術(shù)，為某型雷達導(dǎo)引頭信號項目設(shè)計了其關(guān)鍵部分——雷達數(shù)字信號處理機。本處理器采用FP GA平臺實現(xiàn)，文中詳細介紹了該處理器基于FPGA的基頻信號產(chǎn)生模塊、回波信號采集模塊、控制信號產(chǎn)生模塊和時鐘模塊等硬件模塊的設(shè)計思路。

　　1 系統(tǒng)方案設(shè)計

　　目前，主要采用三種方法實現(xiàn)雷達數(shù)字信號處理系統(tǒng)設(shè)計：基于DSP技術(shù)實現(xiàn)雷達數(shù)字信號處理，基于“FPGA+DSP”技術(shù)實現(xiàn)和基于FPG A技術(shù)來實現(xiàn)。本方案選用Xilinx Virtex4 FPGA XC4VSX55，其屬于Xilinx SX系列，專用于高速數(shù)字信號處理領(lǐng)域，F(xiàn)PGA非常適合于高速數(shù)據(jù)的采集控制、高速數(shù)據(jù)傳輸控制，且目前的主流FPGA均含有硬件乘加器、大量的邏輯單元、流水線處理技術(shù)等硬件結(jié)構(gòu)，可高速完成FFT、FIR、復(fù)數(shù)乘加、卷積、三角函數(shù)以及矩陣運算等數(shù)字信號處理。高端FPGA更是含有大量的DSP單元、RAM單元、MGT高速傳輸單元、DDRII數(shù)據(jù)控制器等IP核，這些均是實現(xiàn)高速實時數(shù)字處理的重要資源。此外，F(xiàn)PGA編程靈活，易于升級。其高度集成性和高靈活性使對外部硬件的需要更少，額外的硬件開銷大大減小，非常適用于雷達數(shù)字信號的處理和將來的算法升級。因此本方案采用FPGA技術(shù)進行雷達信號的處理。

　　根據(jù)項目的設(shè)計需求，設(shè)計的雷達數(shù)字信號處理機系統(tǒng)整體框圖如圖1所示。

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　　輸入調(diào)理電路對接收到的回波信號進行預(yù)處理，預(yù)處理過后的信號經(jīng)ADC轉(zhuǎn)換為數(shù)字信號;采樣后的信號經(jīng)頻率搬移，將100MHz的中頻信號搬移到20MHz，然后對6個通道的信號進行幅度校正，消除通道間的不平衡問題。校正后的6路信號分別與兩個正交本振信號相乘，進行數(shù)字混頻，完成信號的正交分解，得到12路I/Q正交信號。12路I/Q信號與預(yù)先設(shè)置的權(quán)值進行加權(quán)計算并進行累加，完成數(shù)字波束形成(DBF)，得到一路合成信號;通過FIR低通濾波器，對數(shù)字波束合成后的信號進行數(shù)字濾波，濾除30 MHz以上的諧波信號;由于發(fā)射信號采用了偽碼調(diào)相技術(shù)，所以對DBF后的信號依照發(fā)射信號的m序列進行偽碼解調(diào)(即對回波信號進行相位變換)，完成回波信號的解碼。對濾波后的信號進行相參累積，累積次數(shù)達到設(shè)定值后，進行FFT變換;FFT結(jié)果與檢測門限進行比較，當發(fā)現(xiàn)回波信號特征時，給出回波的通道號和頻率，并給出啟動信號。

　　2 系統(tǒng)實現(xiàn)

　　2.1 硬件設(shè)計

　　結(jié)合系統(tǒng)需求和系統(tǒng)總體設(shè)計，本系統(tǒng)的硬件主要包括A/D采樣部分、D/A輸出部分、控制信號輸出部分、時鐘部分、FPGA設(shè)計及配置、電源管理等六大部分，總體框圖如2圖所示。各功能模塊介紹如下：

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　　(1)A/D采樣部分

　　根據(jù)性能指標，系統(tǒng)外接6路模擬信號，信號頻率為100MHz，輸入信號幅度為±1 V，幅度分辨率為0.5 mV。因此設(shè)計了兩片A/D轉(zhuǎn)換模塊ADS6444實現(xiàn)帶通欠采樣，單片ADS6444支持4通道模/數(shù)轉(zhuǎn)換，最高采樣頻率為105 MHz，采樣位數(shù)為14 b的高性能A/D轉(zhuǎn)換電路，輸入信號量程為2 VPP，幅度分辨率為0.12 mV。配合前端數(shù)據(jù)調(diào)理芯片THS4513，能滿足系統(tǒng)對采樣電路的需求。

　　(2)D/A轉(zhuǎn)換電路

　　無論是調(diào)頻連續(xù)波或脈沖多普勒調(diào)制方式，均需要對外輸出100MHz的基頻信號，因此設(shè)計了D/A轉(zhuǎn)換電路。D/A轉(zhuǎn)換芯片采用MAX5887，它是14位、500 MSPS數(shù)模轉(zhuǎn)換器(DAC)，工作電壓為3.3 V，提供76 dBc的無雜散動態(tài)范圍(SFDR)(fout=30 MHz時)。該DAC支持500MSPS的更新速率，且功耗小于230mW。

　　(3)控制信號輸出部分

　　控制信號輸出TTL的信號，TTL信號采用+5 V供電，而數(shù)據(jù)處理芯片F(xiàn)PGA采用的為3.3 V的LVTTL電平，為實現(xiàn)信號的正確傳輸，需要信號轉(zhuǎn)換，因此設(shè)計了I/O緩沖模塊實現(xiàn)LVTTL到TTL的信號轉(zhuǎn)換。I/O緩沖器使用采用美國TI公司的16位同向緩沖器SN74ALVTHl6245，可以完成LVTTL到TTL的電平轉(zhuǎn)換，最高開關(guān)頻率可以達到80 MHz以上，同時輸出電流大，可以帶動高功耗設(shè)備。

　　(4)時鐘部分

　　數(shù)/模轉(zhuǎn)換部分、模/數(shù)轉(zhuǎn)換部分、FPGA正常工作均需要低抖、高穩(wěn)定性的時鐘，在此使用專用時鐘芯片AD9517來產(chǎn)生系統(tǒng)需要的各個時鐘。AD9517是一款集成高頻時鐘發(fā)生器，具有如下特點：低相位噪聲、VCO頻率變化范圍為1.75～2.25 GHz，4路LVPECL時鐘扇出，輸出頻率范圍為50 MHz～1.6 GHz可調(diào)，4路LVDS時鐘扇出，輸出頻率范圍為25～800 MHz可調(diào)，4路LVDS時鐘扇出可設(shè)置為8路CMOS時鐘扇出，且相位可調(diào)、可串行控制。

　　(5)FPGA設(shè)計

　　FPGA要完成對A/D采樣數(shù)據(jù)的數(shù)據(jù)處理、D/A轉(zhuǎn)換的數(shù)據(jù)輸出、控制信號的產(chǎn)生、核心算法的實現(xiàn)、USB調(diào)試接口的數(shù)據(jù)輸入/輸出等，是整個系統(tǒng)設(shè)計的重要部分。根據(jù)系統(tǒng)需求分析，使用了Xilinx Virtex4SX55。Virtex4 SX55含有512個DSP處理單元，具有強大的數(shù)據(jù)處理能力，能夠滿足本系統(tǒng)的信號處理需求。

　　(6)電源管理

　　本系統(tǒng)采用電源管理模塊將+12 V的外部電源進行穩(wěn)壓并分成各種幅度的電壓供各個模塊單獨供電，滿足各個模塊對電壓的嚴格需求。其電源供電系統(tǒng)結(jié)構(gòu)如圖3所示。

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　　2.2 軟件設(shè)計

　　本文設(shè)計的雷達數(shù)字信號處理機的軟件沒汁主要分為FPGA程序設(shè)計、系統(tǒng)驅(qū)動設(shè)計和用戶軟件設(shè)計三個部分。FPGA程序是系統(tǒng)算法的核心，完成ADC的控制以及DBF算法等;系統(tǒng)驅(qū)動設(shè)計和用戶軟件設(shè)計主要完成系統(tǒng)的人機交互功能，不是本文討論的重點，此處只討論FPGA程序的設(shè)計。

　　FPGA程序主要完成信號處理算法。該程序利用Xilinx公司提供的System Generator工具，對數(shù)字信號處理的過程進行建模和設(shè)計。Syst em Generator適于利用FPGA設(shè)計高性能數(shù)字信號處理系統(tǒng)。它利用業(yè)內(nèi)最先進的FPGA開發(fā)高度并行系統(tǒng)提供系統(tǒng)建模和從Simulink與Matlab自動生成代碼的功能，System Generator整合了DSP系統(tǒng)的RTL、嵌入式、IP、Matlab和硬件元件DSP建模。它利用包含信號處理(如FIR濾波器、FFT)、糾錯(如Viterbi解碼器、ReedSolomon編碼器/解碼器)、算法、存儲器(如FIFO，RAM，ROM)及數(shù)字邏輯功能的Xilinx模塊集，在Simulink內(nèi)構(gòu)建和調(diào)試高性能DSP系統(tǒng)。Xilinx模塊集提供的模塊可以使用戶導(dǎo)入Matlab功能(如創(chuàng)建控制電路)及HDL模塊，迅速完成復(fù)雜的數(shù)字信號處理算法設(shè)計。

　　一路回波信號經(jīng)A/D采集后的數(shù)字序列分別與兩個正交本振信號進行相乘，完成正交變換，得到兩路I/Q信號。然后，通過數(shù)字低通濾波器實現(xiàn)數(shù)字混頻。本設(shè)計在這里選擇正弦和余弦兩個信號作為正交變換的本振信號，無論從數(shù)學(xué)運算上，還是具體實現(xiàn)上都能確保其正交性。設(shè)計中采用的是6單元均勻線陣天線，因此共得到12路I/Q信號。12路I/Q信號與加權(quán)因子相乘后進行數(shù)字波束合成，得到兩路I/Q信號，然后進行信號疊加。疊加后的信號進行相參積累，當積累次數(shù)達到設(shè)置值時，進行FFT處理;否則，繼續(xù)信號采集過程。將FFT處理的結(jié)果和設(shè)置的門限相比較，如超過門限時，觸動啟動信號;否則，繼續(xù)信號采集過程。FPGA處理的流程如圖4所示。

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　　3 系統(tǒng)測試

　　在實際條件下，對數(shù)字信號處理機中的DBF系統(tǒng)合成波束的天線方向圖進行了測試，以檢驗是否和理想條件下的天線方向網(wǎng)一致。具體步驟如下：

　　(1)測試環(huán)境：某研究所暗室。

　　(2)測試條件：6元15 mm接收天線成均勻直線陣排列、1元發(fā)射天線、雷達數(shù)字信號處理電路板、轉(zhuǎn)臺以及其他必要設(shè)備。

　　(3)測試方法：將6元接收天線放置在轉(zhuǎn)臺的0°刻度所在的直線上，測試的信號源放在轉(zhuǎn)臺前方，并在90°刻度的延長線上。此時設(shè)定陣列天線所在的直線為x軸，法線方向為y軸，轉(zhuǎn)臺中心為坐標零點。轉(zhuǎn)動轉(zhuǎn)臺，使信號源與天線的夾角分別為90°，60°，20°，調(diào)整陣列天線權(quán)值，使主瓣方向指向信號源方向。調(diào)整完成后，測量并記錄三種情況下的天線方向圖。

　　(4)測試結(jié)果：根據(jù)實測數(shù)據(jù)繪制的三種情況下的陣列天線方向圖如圖5～圖7所示。

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　　由圖可知：實測天線方向圖的包絡(luò)與理想條件下的天線方向圖基本一致，從而驗證了本設(shè)計中的數(shù)字信號處理機基本達到理想波束合成對數(shù)字電路的性能要求。但是，由于接收天線元個數(shù)較少，在信號源與陣列天線之間的夾角較小時，接收天線的增益較小，導(dǎo)致DBF系統(tǒng)無法將主瓣完全調(diào)到目標角度上。

　　4 結(jié)語

　　本文提出了一種基于FPGA的雷達數(shù)字信號處理機設(shè)計，接收機采用了脈沖多普勒、數(shù)字波束形成等主流雷達技術(shù)。本文對其硬件部分的主要模塊和FPGA處理流程進行了簡要介紹。暗室中測試出的接收機的方向圖與理論值基本一致，說明接收機達到了系統(tǒng)的需求。