2.2 譯碼操作模塊的設計

　　譯碼操作模塊的功能是將取指令模塊傳輸來的信息進行譯碼操作，將所進行譯碼操作傳輸給執行模塊。由于在進行譯碼操作時，操作1、操作2、操作3的指令與數據沒有相互沖突，而且每一種操作的功能都是對16種操作進行相對應的譯碼，不同在于輸入的各個操作的數據或指令的不相同，因此，在實現譯碼模塊時，只需要實現一個操作譯碼的功能就可以。在改變輸入的情況下就實現操作2、操作3的2種操作譯碼的功能，從而可實現譯碼模塊的整個功能。譯碼模塊其劃分原理如圖4所示。

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　　2.3 執行模塊的設計

　　執行模塊是在VLIW微處理器所有模塊中最復雜的模塊，其主要功能是執行VLIW指令操作，并將執行的操作結果送到寫回模塊中。在執行模塊中采用寄存器旁路的特點，寄存器旁路用于處理指令或者數據之間的相互沖突問題。

　　將執行模塊劃分為：頂層模塊、操作1模塊、操作2模塊、操作3模塊、功能執行模塊、異常處理模塊。頂層模塊實現3種操作的數據與指令分流和中間變量的處理；操作1模塊實現寄存器旁路的功能和數據的處理；操作2模塊和操作3模塊實現的功能與操作1模塊相同，不同點在于中間數據沖突處理不一樣；功能執行模塊實現16種操作的具體功能；異常處理模塊實現數據或指令的異常處理的具體功能。將各個模塊連接就實現執行單元的整個功能。

　　2.4 寄存器堆的實現

　　寄存器堆的結構如圖5所示。輸入端的數據、指令是來自2個單元，一個是取指令單元數據和指令，另一個是寫回單元的數據；輸出的指令、數據要傳輸到執行單元中進行執行操作。因為3種操作是并行執行的，每一種操作功能都是一樣，因此在某個輸入信號下，經由某種操作單元時，在選擇器MUX下，選擇某種具體操作運算。在功能單元FU中，對取出的存儲器數據進行相應的操作運算處理，并將操作處理的結果輸出送到執行單元中。圖中虛線表示將寫回單元輸送來的操作數據直接存儲到存儲器中。實現時，要注意處理數據的相關問題。

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　　2.5 寫回單元的設計

　　寫回單元是VLIW微處理器的最后一個單元，它的功能是將執行單元的操作結果寫回到寄存器堆中，并在讀有效的情況下，輸出相應的操作處理數據。該模塊設計相對比較簡單，要實現寫回寄存器堆的數據和該數據的目標寄存器地址，以及讀出處理單元的操作處理數據。

　　2.6 綜合仿真與測試

　　將上述所設計的模塊，運用原理圖的設計方法，按圖2 VLIW微處理模塊劃分結構進行相應的連接，并選擇相應的器件進行編譯測試，其仿真測試功能波形如圖6所示。圖中的波形圖添加了中間變量寄存器的波形圖，以便能夠更好地對比輸出波形，分析處理器功能。VLIW微處理器首先將要處理的數據裝入寄存器中，利用寄存器尋址的方式，對數據進行相應的16種功能操作運算，然后利用讀的功能讀出操作處理的數據結果。

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　　在圖6中，添加的中間變量是寄存器地址，基本的輸入有時鐘信號、復位信號、指令、數據。復位信號為低電平時，電路處于有效的工作狀態，輸出相關的操作數據。運用裝載指令對寄存器依次裝入數據，在下一個時鐘脈沖時，對寄存器的數據進行讀出操作，輸出數據有效信號輸出高電平。

　　基于FPGA實現微處理器的設計是一個熱點，在主流設計中主要模塊的劃分一般大致相同，主要區別在于主要模塊下的小模塊劃分是完全不相同的，并且實現與設計方式也不相同。在VLIW處理器設計中，細分各個小模塊，運用硬件描述語言實現各個基本模塊的功能，從而最終實現整個微處理器的邏輯功能，并在開發板進行相應的邏輯分析與功耗分析，為實際DSP并行處理器架構提供一定的參考基礎。

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