摘要： ALTERA公司SRAM工藝可編程器件應用廣泛，專用配置器件比較昂貴。在具有微處理器的系統中，使用微處理器系統的存儲器來存儲配置數據，并通過微處理器配置FPGA，這種方法幾乎不增加成本。微處理器根據不同的程序應用，采用不同的配置數據對FPGA進行配置，使FPGA實現與該應用有關的特定功能。詳細介紹了微處理器系統中連接簡單的被動串行配置方法和被動并行異步配置方法。

關鍵詞： 在應用配置 FPGA配置 被動串行 被動并行異步

可編程邏輯器件（PLD）廣泛應用在各種電路設計中。基于查找表技術、SRAM工藝的大規模PLD/FPGA，密度高且觸發器多，適用于復雜的時序邏輯，如數字信號處理和各種算法的設計。這類器件使用SRAM單元存儲配置數據。配置數據決定了PLD內部互連和功能，改變配置數據，也就改變了器件的邏輯功能。SRAM編程時間短，為系統動態改變PLD的邏輯功能創造了條件。但由于SRAM的數據是易失的，配置數據必須保存在PLD器件以外的非易失存儲器內，才能實現在線可重配置（ICR）。

1 在應用配置（動態配置）

同一設備在實現不同的應用時，要求FPGA實現不同的功能。如手持多媒體設備，可拍攝分辨率較高的靜止圖像照，采用JPEG2000壓縮，也可傳送活動圖像，采用H.263，H.264/AVC等。單純使用軟件實現速度慢，需要對算法進行精細的優化；而使用硬件實現則速度快，但靈活性差。為此，采用微處理器和FPGA相結合來實現手持多媒體終端，微處理器實現程序控制，FPGA實現大量的規則運算。此外，手持設備的某些應用（如靜止圖像和活動視頻壓縮）可能并不同時實現。若在一片FPGA同時實現這些功能，不僅布線復雜，功能難以實現，而且需要更大規模的FPGA。若使用不同的配置數據進行配置，使FPGA在不同時刻實現不同的功能，則FPGA的容量可以顯著降低，從而降低設備的體積、功耗及成本。

圖 1 APEX FPGA的主動串行（PS）配置時序圖

使用在應用配置時，首先把應用分集，可能同時運行的應用分成一組，耗時的規則運算由FPGA實現，其它由微處理器實現。把一個FPGA芯片的多個配置文件連續地存放在系統存儲器中，在程序執行時，微處理器把對應特定應用的配置數據裝載到FPGA中并完成初始化，在FPGA進入用戶模式后就能實現特定的功能了。這種方法可以采用更小規模的FPGA，不必使用專用的昂貴配置芯片（如ALTERA的EPC1、EPC2等）來存儲配置數據，因而可顯著地節省系統成本。

ALTERA SRAM工藝的FPGA配置方式主要分為兩大類：主動配置和被動配置。主動配置方式由PLD器件引導配置操作過程，它控制著外部存儲器和初始化過程；而被動配置方式則由外部計算機或控制器控制配置過程。根據數據線的多少又可以將PLD器件配置方式分為并行配置和串行配置兩大類。下面以ALTERA APEX20KC系列器件為例，介紹兩種在微處理器系統里連接簡單且使用方便的配置方式：被動串行配置和被動并行異步配置。

2 被動串行配置（PS）

被動串行配置的主要配置引腳如下：

nSTATUS:命令狀態下為器件的狀態輸出。加電后，FPGA立即驅動該引腳到低電位，然后在5μs內釋放它。NSTATUS經過10kΩ電阻上拉到Vcc，如果配置中發生錯誤，FPGA將其拉低。在配置或者初始化時，若配置電路將nSTATUS拉低，FPGA進入錯誤狀態。

NCONFIG:配置控制輸入。低電位使器件復位，由低到高的電位跳變啟動配置。

CONF_DONF：雙向漏極開路；在配置前和配置期間為狀態輸出，FPGA將其驅動為低。所有配置數據無錯誤接收并且初始化時鐘周期開始后，FPGA將其置為三態，由于有上拉電阻，所以將其變為高電平，表示配置成功。在配置結束且初始化開始時，CONF_DONE為狀態輸入：若配置電路驅動該管腳到低，則推遲初始化工作；輸入高電位則引導器件執行初始化過程并進入用戶狀態。

DCLK：時鐘輸入，為外部數據源提供時鐘。

nCE:FPGA器件使能輸入。nCE為低時，使能配置過程。單片配置時，nCE必須始終為低。

nCE輸出（專用于多片器件）。FPGA配置完成后，輸出為低。在多片級聯配置時，驅動下一片的nCE端。

DATA0：數據輸入，在DATA0引腳上的一位配置數據。

PORSEL：專用輸入，用來設置上電復位（POR）的延時時間。

圖 2 使用微處理器的被動串行配置方案

nIO_PULLUP:輸入。低電平時，在配置前和配置期間使能內部弱的上拉電阻，將用戶管腳拉至VCCIO。

幾乎所有ALTERA FPGA器件都支持被動串行配置。被動串行配置的是序圖如圖1所示，在這種配置方式中沒有握手信號，配置時鐘的工作頻率必須在器件允許的范圍，最低頻率沒有限制。為了開始配置，配置管腳和JTAG管腳所在的bank的VCCINT、VCCIO必需供電。FPGA上電后進入復位狀態。nCONFIG被置為低電平，使FPGA進入復位狀態；nCONFIG由低到高的電位跳變啟動配置過程。整個配置包括三個階段：復位、配置和初始化。當nSTATUS或者nCONFIG為低電平時，器件脫離復位狀態，并且釋放漏極開路的nSTATUS管腳。在nSTATUS釋放后，被外部電阻拉高，這時nSTATUS和nCONFIG同時為高電平，FPGA準備接收配置數據，配置階段開始。在串行配置過程中，FPGA在DCLK上升沿鎖存DATA0引腳上的數據。成功接收到所有數據后，釋放CONF_DONE引腳，并被外部電阻拉高。CONF_DONE由低到高的轉變標志配置結束，初始化開始。此后，DCLK必須提供幾個周期的時鐘（具體周期數據與DCLK的頻率有關），確保目標芯片被正確初始化。初始化完成后，FPGA進入用戶工作模式。如果使用了可選的INIT_DONE信號，在初始化結束后，INIT_DONE被釋放，且被外部電阻拉高，這時進入用戶模式。DCLK、DATA、DATA0配置后不能三態，可置高或者置低。

在配置過程中，一旦出現錯誤，FPGA將nSTATUS拉低。系統可以實時監測，當識別到這個信號后，重新啟動配置過程。NCONFIG由高變低，再變高可以重新進行配置。一旦nCONFIG被置低，nSTATUS和CONF_DONE也將被FPGA置低。當nSTATUS和nCONFIG同時為高電平時，配置開始。

圖2是采用微處理器的FPGA被動串行配置方案的簡化電路圖。配置過程為：由微處理器將nCONFIG置低再置高來初始化配置；檢測到nSTATUS變高后，就將配置數據和移位時鐘分別送到DATA0和DCLK管腳；送完配置數據后，檢測CONF_DONE是否變高，若未變高，說明配置失敗，應該重新啟動配置過程。在檢測CONF_DONE變高后，根據器件的定時參數再送一定數量的時鐘到DCLK管腳；待FPGA初始化完畢后進入用戶模式。如果單片機具有同步串口，DATA0、DCLK使用同步串口的串行數據輸出和時鐘輸出，這時只需要簡單把數據字節或字鎖存到發送緩沖器就可以了。在使用普通I/O線輸出數據時，每輸出1個比特，就要將DCLK置低再置高產生一個上升沿。它比ALTERA公司手冊給出的電路連接圖更有效地使用了存儲器。

圖 3 使用微處理器的被動并行異步配置電路

3 被動并行異步配置

如同被動串行配置一樣，被動并行異步配置也包括三個階段：復位、配置和初始化。被動并行異步配置電路圖如圖3所示。當nSTATUS或者nCONFIG為低電平時，器件處于復位狀態。微處理器在nCONFIG管腳產生一個由低到高的跳變啟動FPGA的配置。當nCONFIG變高后，器件脫離復位狀態，并且釋放漏極開路的nSTATUS管腳，FPGA準備接收配置數據，配置階段開始。在配置階段，微處理器FPGA當作存儲器，進行寫操作，即微處理器先使片選有效，然后把8比特數據送到Data[0:7]管腳上，并配置管腳RDYnBSY到低電平，表示FPGA正忙于處理配置數據，微處理器可執行其它功能。在RDYnBSY低電平期間，FPGA使用內部振蕩器時鐘處理配置數據。當FPGA準備接收下一字節的配置數據時，它驅動RDYnBSY到高電平。微處理器檢測到這一高電平，便送下一字節數據到配置管腳。為了節省一根用來檢測RDYnBSY的I/O線，可采用讀存儲器的方法讀FPGA，其中nRS為存儲器讀信號，在nRS有效期間，RDYnBSY信號被送到數據線D7上。也可以不檢測RDYnBSY，也不讀FPGA，簡單地等待延時tBUSY(max)+tRDY2WS+tW2SB之后就寫下一個配置數據字節。FPGA每處理一字節配置數據后，若發現錯誤就會將nSTATUS拉低，暗示配置出錯。微處理器可以檢測這一錯誤，并重新進行配置。如同被動串行配置一樣，FPGA在正確接收所有配置數據后，將釋放CONF_DONE信號，于是該管腳被外部上拉電阻拉高，表示配置結束，初始化開始。

4 配置數據文件的生成

Altera的MAX+PLUS II或Quartus II開發工具可以生成多種格式的配置文件，用于不同配置方法。不同目標器件，配置數據的大小不同。配置文件的大小一般由二進制文件（擴展名為.rbf）決定。Altera提供的軟件工具不自動生成.rbf文件，需要按照下面的步驟生成：①在MAX+PLUS II編譯狀態，選擇文件菜單中的變換SRAM目標文件命令；②在變換SRAM目標文件對話框，指定要轉換的文件并且選擇輸出文件格式為.rbf(Sequential)，然后予以確定。