通過對圖1中的整數倍速抽取器系統進行多相分解(分解式1)，然后依次進行T3及Nobel變換(抽取)，可以得到抽取系統的多相結構。此結構中濾波器將在F2=F1/D的采樣率下進行，也就是說，對于給定的芯片和濾波器結構，濾波器能達到最高時鐘頻率相同時，該結構能處理的帶寬是圖1的D倍，或者說對相同采樣率的數據，該結構對濾波器最高時鐘頻率的要求降低為原來的1/D，因而是一種高效的實現方式。

　　類似地，對圖2中的整數內插系統進行多相分解(分解式2),并依次進行T4及Nobel變換(零內插),以得到整數內插的多相結構，通過變換，將以F1=F2/I的采樣率進行濾波運算。

　　分數倍采樣率轉換器的多相結構有多種實現方案。

　　(1)如果I與D不互質,可以利用已經得到的多相結構，然后與抽取或內插級連實現。如圖3(b)中可以把前兩部分用圖5的多相結構實現或把后兩部分用圖6的多相結構實現，具體選擇時可參考D與I的數值。

　　(2)如果I與D互質,則可以轉化為更為高效的多相結構[1,4]。圖7即是I、D互質時的一種高效結構。這一結構的推導利用了多相分解的分解式1和分解式2、T1～T5以及兩數互質時的歐幾里德公式(若I、D互質，則存在整數p、q,使得pI+qD=1)。這樣的結構不是唯一的，通過多采樣率系統的網絡變換，還可以得到其他的結構。在此結構中，濾波器運算是在F4的采樣率中進行的，且有F4=F1/D=F2/I，與最初的形式相比，濾波器的最高時鐘頻率相同時，處理帶寬增大為原來的I×D倍。

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　　該多相結構中的Rm,n(z4)可以由原始濾波器經過兩次多相分解而求得。特殊地，如果有濾波器的級數N=DI,則 Rm,n(z4)=h[(n+1)I-(m+1)T3]，為原始濾波器某一項的系數。

　　4 FPGA設計與驗證

　　由于整數倍抽取和內插的實現過程可以包含在分數采樣率變換器的實現過程中，因此下面只討論I、D互質的有理數采樣率變換器的實現。

　　根據圖7的多相結構，對于I、D互質的分數抽樣率轉化系統，可以分解為四個模塊：

　　(1)輸入與延時鏈模塊。這部分的時鐘周期應該為T1。

　　(2)R0～RI-1的延時與抽取模塊。注意：抽取器只是在第0,D,……,N×D個時鐘周期讓信號通過，其他時鐘周期阻隔信號。若已知延時與抽取鏈的功能，則可用一個如圖8(a)所示的多相選擇開關來實現，而圖8(b)給出了該電路的一種實現方案，其中TClk_T4 =DTclk_T1,T4為模塊3的時鐘周期。

　　(3)本系統最為關鍵的部分是第三部分。該部分是運算的主體部分，對整個系統的資源利用率和時鐘性能有很大的影響。該模塊需要實現的是I×D個FIR濾波器。對于給定的設計，這些濾波器的系數是常數,可由如下方法得到:

　　①根據低通濾波器的要求，用Matlab的FDAtool計算出濾波器的系數，并使其階數N=M×I×D，M為正整數,可根據濾波器的需要選取。

　　②利用多相分解公式計算每個濾波器的系數。

　?、郯阉玫降臄底诌M行定點化處理(比如系數同乘以2 048,取整，待計算出結果后右移11位)。

　　對于常系數的FIR濾波器，在FPGA實現時，有多種可以選擇的方式以降低復雜性。在本設計中，采用簡化的加法器圖[3]來實現，避免了使用資源代價較大的通用乘法器，同時提高了系統的整體性能。例如，在測試系統的設計中，需要計算132×x(n)、28×x(n-1)、126×x(n-2)、13×x(n-3),用圖9方案來實現時，將比用四個通用乘法器節省更多的LE資源，并且使最高的時鐘頻率得到了提高。表1給出了一個測試系統的資源與性能對比(使用了Altera公司的EP1C3T144C6芯片及Quartus II 5.1版本進行綜合)。

　　(4)第四部分是與第二部分類似的模塊。零內插器的特點是某個時鐘周期有用信號通過，其余時鐘周期通過零值，因而內插與延時相加模塊也可用一個多相選擇開關來實現。內插與延時相加模塊實現電路圖如圖10所示。

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　　圖11給出了一個D=3、I=4、N為12時的分數采樣率變換的部分仿真結果(Modelsim 6.1)。其中，濾波器系數定點化為12位補碼，輸入、輸出數據為12位補碼整數, 測試輸入序列為20kHz的正弦波波形序列，采樣率為600kHz,輸出為800kHz采樣的正弦波序列。通過把輸入輸出序列保存并做FFT變換，可以得到兩者的實際頻率相同的結論。

　　利用FIR濾波器的多相分解及多采樣率網絡變換技術，本文介紹了一種有理數采樣率變換器的高效多相結構，并結合FPGA芯片的結構進行了實現與優化。文中的一些方法也適用于其他多采速率系統的設計。