????? 1 概括

?????? 要求改變脈沖周期和輸出脈沖個數的脈沖輸出電路模塊在許多工業領域都有運用。采用數字器件設計周期和輸出個數可調節的脈沖發生模塊是方便可行的。為了使之具有高速、靈活的優點，本文采用atelra公司的可編程芯片FPGA設計了一款周期和輸出個數可變的脈沖發生器。經過板級調試獲得良好的運行效果。

　　2 總體設計思路

　　脈沖的周期由高電平持續時間與低電平持續時間共同構成，為了改變周期，采用兩個計數器來分別控制高電平持續時間和低電平持續時間。計數器采用可并行加載初始值的n位減法計數器。設定：當要求的高電平時間以初始值加載到第一個減法器中后，減法器開始減計數，計數到零時自動停止，同時啟動第二個記錄低電平持續時間的計數器計時。當第二個減法計數器也減計到零時，計數器自動停止。這樣就完成一個脈沖的輸出，而這個脈沖的周期控制完全可以在計數器的初始值中進行有效的設定．以達到脈沖周期可調的目的。為了控制脈沖個數的輸出，在脈沖輸出通道上設計一個數量控制計數器，對脈沖個數進行計數，當計到要求輸出的個數時．完成輸出并給出一個done信號作為該模塊工作完成的標志信號。封裝好的脈沖發生器設計 框圖如圖l所示。

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　　引腳信號說明：

start信號：啟動信號。
reset，信號：系統復位信號。
clock信號：系統時鐘信號。
high信號：高電平持續時間初值。
low信號：低電平持續時間初值。
num信號：個數控制寄存器初始值。
output信號：脈沖輸出信號。初始化時為低。
done信號：脈沖輸出完的標志信號。

　　3 高低電平計時器設計

　　3.1 設計方法

　　為了產生所需要時間的高電平，可以利用一個可預置數的減法計數器來達到目的，計數器設計分為兩個部分，一部分是可預置數的自控制減法計數器：另一部分是減法計數器工作完成后的檢測系統，檢測到計數器工作完成后輸出一個時鐘周期寬的脈沖作為該計數器工作完成信號，并可作為下一個計數器工作的啟動信號。原理框圖如圖2所示。

????? 3.2 工作原理

　　首先．外部的復位信號reset給出一個時鐘周期寬的脈沖，復位內部各個信號及觸發器。

　　然后，在下一個有效時鐘時刻，外部start信號給出一個時鐘周期寬度的脈沖，用來啟動計數器的工作。在設計中，當start信號有效時(設計為高有效)，外部數據high加載到q，當q不為零時，輸出信號pulse將跳變為高電平，當q減到零的時候，pulse信號再跳變回低電平。這個脈沖信號的后沿將被后面的由兩個d觸發器構成的檢測單元捕獲，并在pulse信號的下降沿后產生一個時鐘周期寬的脈沖，定義為done信號，表示該信號完成輸出。

　　低電平計時器的設計與高電平計時器完全一樣。