理解FPGA中的壓穩態

? 本白皮書介紹FPGA 中的壓穩態，為什么會出現這一現象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩態MTBF，重點是對結果造成影響的各種器件和設計參數。
引言
? 當信號在不相關或者異步時鐘域之間傳送時，會出現壓穩態，它是導致包括FPGA 在內的數字器件系統失敗的一種現象。本白皮書介紹FPGA 中的壓穩態，解釋為什么會出現這一現象，討論它是怎樣導致設計失敗的。
通過計算壓穩態導致的平均故障間隔時間(MTBF)，設計人員知道是否應采取措施來降低這類失敗的概率。
?本白皮書解釋怎樣利用各種設計和器件參數來計算MTBF， FPGA 供應商和設計人員怎樣提高MTBF?？梢酝ㄟ^設計方法和優化措施來降低出現壓穩態失敗的概率，從而提高系統可靠性。
什么是壓穩態?
? FPGA 等數字器件中的所有寄存器都有確定的信號時序要求，使每一個寄存器能夠正確的采集輸入數據，產生輸出信號。為保證能夠可靠的工作，寄存器輸入必須在時鐘沿之前穩定一段時間( 寄存器建立時間，即tSU)，在時鐘沿之后也要保持穩定一段時間( 寄存器保持時間，即tH)。一定的時鐘至輸出延時 (tCO) 之后，寄存器輸出有效。如果信號轉換不能滿足寄存器的tSU 或者tH 要求，寄存器輸出就有可能進入壓穩態。在壓穩態中，寄存器輸出在高電平和低電平狀態之間徘徊一段時間，這意味著，輸出延時超出設定的tCO 之后才能轉換到確定的高電平或者低電平狀態。
? 在同步系統中，輸入信號必須滿足寄存器時序要求，因此，不會出現壓穩態。信號在不相關或者異步時鐘域電路之間傳輸時，一般會出現壓穩態問題。在這種情況下，由于信號可能在相對于目的時鐘的任意時間到達，因此，設計人員不能保證信號能夠滿足tSU 和tH 要求。然而，并不是所有不能滿足寄存器tSU 或者tH的信號轉換都導致壓穩態輸出。寄存器是否會進入壓穩態以及返回穩定狀態所需要的時間與器件制造工藝以及實際工作條件有關。在大部分情況下，寄存器會很快返回穩定狀態。
? 可以把寄存器在時鐘邊沿采樣數據信號形象的看成是球從山上滾落下來，如圖1 所示。山的兩邊代表穩定狀態——信號轉換之后，信號的老數據和新數據，山頂代表壓穩態。如果球從山頂滾落，它會處于不確定狀態，實際中，它稍偏向一側，然后，落到山下。從山頂開始，越到山腳，球到達底部穩定狀態的速度越快。
? 如果數據信號在時鐘沿之后以最小的 tH 轉換，這就類似球從山的“老數據值”一側落下，輸出信號保持在該時鐘轉換的最初值不變。當寄存器數據輸入在時鐘沿之前以最小 tSU 轉換，保持時間大于最小 tH，這就類似球從山的“新數據值”一側落下，輸出信號很快達到穩定的新狀態，滿足確定的tCO 時間要求。但是，當寄存器數據輸入不能滿足tSU 或者 tH, 時，這就類似于球從山頂落下。如果球落在山頂附近，那么，它會花很長時間才能落到山腳，增加了時鐘轉換到穩定輸出的延時，超出了要求的tCO。
理解FPGA 中的壓穩態Altera 公司
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圖 1. 利用球從山上落下描述壓穩態
? 圖2 描述了壓穩態信號。時鐘信號轉換時，輸入信號從低電平狀態轉換到高電平狀態，不能滿足寄存器的tSU 要求。數據輸出信號從低電平狀態開始，進入壓穩態，在高電平和低電平狀態之間徘徊。信號輸出A 轉換到輸入數據的新邏輯1 狀態，輸出B 返回到數據輸入最初的邏輯0 狀態。在這兩種情況下，輸出轉換到確定的1 或者0 狀態的時間被延遲了，超出了寄存器要求的tCO。

圖 2. 壓穩態輸出信號實例
壓穩態什么時候會導致設計失敗?
? 如果數據輸出信號在寄存器下次采集數據之前，轉換到有效狀態，那么，壓穩態信號不會對系統工作有不利影響。但是，如果壓穩態信號不能在它到達下一設計寄存器之前轉換到低電平或者高電平狀態，那就會導致系統失敗。繼續山和球的形象解釋，當球到達山腳( 穩定邏輯狀態0 或者1) 的時間超出分配的時間后，即，寄存器tCO 加上寄存器通路所有時序余量的時間，就會出現失敗。當壓穩態信號沒有在分配的時間內穩定下來時，如果目的邏輯觀察到不一致的邏輯狀態，即，不同的目的寄存器采集到不同的壓穩態信號值，出現邏輯失敗。
同步寄存器
?當信號在不相關或者異步時鐘域電路之間傳送時，在使用該信號之前，需要將信號同步到新的時鐘域。新鐘域中第一個寄存器起到了同步寄存器的作用。

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? 為消除異步信號傳送時壓穩態導致的失敗，電路設計人員通常在目的時鐘域中使用多個串聯寄存器( 同步寄存器鏈或者同步器)，將信號重新同步到新時鐘域上。采用這些寄存器，在設計中的其他部分使用壓穩態信號之前，該信號能夠有更多的時間轉換到確定狀態。同步寄存器至寄存器通路上的時序余量是壓穩態信號穩定所需要的時間，被稱為壓穩態穩定時間。
同步寄存器鏈或者同步器是滿足以下要求的寄存器序列：
■ 鏈上的寄存器都由相同的或者相位相關的時鐘進行同步
■ 鏈上的第一個寄存器由不相關的時鐘域進行驅動，即異步驅動。
■ 每個寄存器只扇出連接一個寄存器，鏈上的最后一個寄存器除外。
同步寄存器鏈的長度是滿足以上要求的同步時鐘域中的寄存器數量。圖3 是長度為2 的同步鏈的例子，假設輸出信號被送入多個目的寄存器。

圖 3. 同步寄存器鏈實例
?? 注意，異步輸入信號，或者在不相關時鐘域之間傳輸的信號，會在相對于采集寄存器時鐘沿的任意點進行轉換。因此，設計人員無法預測數據轉換前的信號轉換順序或者目的時鐘邊沿數量。例如，如果在時鐘域之間傳送異步總線信號，并進行同步，數據信號會在不同的時鐘沿進行轉換。結果，會接收到不正確的總線數據。
? 設計人員必須適應這種電路工作方式，例如，雙時鐘 FIFO (DCFIFO) 邏輯存儲信號或者握手邏輯等。FIFO邏輯使用同步器在兩個時鐘域之間傳送控制信號，然后，數據被寫入雙端口存儲器，或者讀出。Altera 為這一操作提供DCFIFO 宏功能，它包括各種級別的延時，為控制信號提供亞穩態保護。如果異步信號被用作兩個時鐘域之間的部分握手邏輯，控制信號會指出數據什么時候才能在時鐘域之間進行傳輸。在這種情況下，采用同步寄存器以確保亞穩態不會影響控制信號的接收，在任何亞穩態條件下，數據都有足夠的建立時間，在使用數據之前達到穩定。在設計比較好的系統中，每一信號在被使用之前都能達到穩定狀態，設計可以正常工作。
計算亞穩態MTBF
? 亞穩態平均故障間隔時間MTBF 大致估算了亞穩態導致出現兩次設計失敗之間的平均時間。較大的MTBF( 例如亞穩態失敗間隔數百甚至數千年) 表明非常可靠的設計。所需要的MTBF 取決于系統應用。例如，急救醫療設備需要的MTBF 要比消費類視頻顯示設備長得多。增大亞穩態MTBF 能夠減小信號傳輸導致設備出現亞穩態問題的概率。
? 可以使用設計信息以及器件特征參數來計算設計中某些信號傳輸或者所有信息傳輸的亞穩態MTBF。采用下面的公式和參數來計算同步器鏈的MTBF：
C1 和C2 常數取決于器件工藝和工作條件。

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?? 在fCLK 和fDATA 參數取決于設計規范： fCLK 是接收異步信號時鐘域的時鐘頻率， fDATA 是異步輸入數據信號的觸發頻率。較快的時鐘頻率以及觸發數據能夠降低( 或者劣化) MTBF。
?? tMET 參數是亞穩態信號達到確切狀態的亞穩態建立時間，即，超出寄存器tCO 的時序余量。同步鏈的 tMET 是鏈上每一寄存器輸出時序余量之和。
? 設計中每一同步器鏈的MTBF 確定了總的設計MTBF。同步器的失效率是1/MTBF，將每一同步器鏈的失敗概率相加得到整個設計的失敗概率，如下所示：
設計亞穩態MTBF 為1/failure_ratedesign。
設計人員使用Altera? FPGA 時，不需要手動完成這些計算，這是因為Altera Quartus? II 軟件將亞穩態參數集成到了工具中。
確定亞穩態常數
? FPGA供應商可以通過FPGA的亞穩態特性來確定MTBF方程中的常數。確定特性的難點在于典型FPGA設計的MTBF 一般在幾年以上，因此，使用真實設計，在實際工作條件下測量亞穩態事件之間的時間間隔是不可行的。為確定器件亞穩態常數， Altera 使用了測試電路，設計的這一電路具有較短的可測量MTBF，如圖4 所示。

圖 4. 亞穩態特性參數測試電路結構
? 在這一設計中， clka 和clkb 是兩路不相關的時鐘信號。同步器輸入數據在每一時鐘周期進行觸發( 較大的fDATA)。同步器長度為1，這是因為一個同步寄存器連接了兩個目的寄存器。目的寄存器在一個時鐘周期后以及一個半時鐘周期后采集同步器輸出。如果信號在下一時鐘沿到達之前進入亞穩態，電路探測到采樣信號出現了不同，輸出一個錯誤信號。這一電路能夠探測到半時鐘周期內出現的大部分亞穩態事件。

? 在器件中很多地方復制了這一電路，以減小本地差異的影響，對每一例化模塊進行連續測試，以消除耦合噪聲。Altera 對每一測試結構測量一分鐘，記錄錯誤數。以不同的時鐘頻率進行測試，在對數坐標上畫出MTBF 與tMET 的關系。常數C2 對應于試驗結果趨勢線的斜率，以常數C1 線性標出曲線。


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提高亞穩態MTBF
? 由于MTBF 方程中的指數因子， tMET/C2 項對MTBF 計算的影響最大。因此，可以通過優化器件常數C2，改進體系結構來提高亞穩態性能，或者優化設計，增大同步寄存器的tMET。
? 改進FPGA 體系結構MTBF 方程中的亞穩態時間常數C2 取決于器件制造工藝技術相關的各種因素，包括晶體管速率和供電電壓等。采用較快的工藝技術和速度更快的晶體管，亞穩態信號能夠很快達到穩定。FPGA 從180-nm 工藝尺寸發展到90 nm，晶體管在提高速度的同時也增大了亞穩態MTBF。因此，亞穩態并不是FPGA 設計人員主要考慮的問題。
? 然而，隨著工藝尺寸的減小，供電電壓隨之降低，電路閾值電壓并沒有成比例下降。當寄存器進入亞穩態時，其電壓大約是供電電壓的一半。供電電壓降低后，亞穩態電壓電平接近電路中的閾值電壓。當這些電壓比較接近時，電路增益降低了，寄存器需要較長的時間才能脫離亞穩態。FPGA 進入65-nm 以及更小的工藝尺寸之后，供電電壓降到0.9V 以下，相對于晶體管速度的提高，應重點考慮閾值電壓的影響。因此，除非供應商設計FPGA 電路來提高亞穩態可靠性，否則，亞穩態MTBF 會越來越差。
? altera 利用FPGA 體系結構亞穩態分析功能來優化電路，提高亞穩態MTBF。Altera 40-nm Stratix? IV FPGA體系結構以及新器件在設計上進行改進，降低了MTBF 常數C2 ，從而提高了亞穩態的可靠性。
設計優化
?? MTBF 方程中的指數因子意味著增大設計相關tMET 值能夠指數增大同步器MTBF。例如，如果某一器件的常數C2，設置工作條件為50 ps，那么， tMET 只需要增大200 ps，就能夠實現指數200/50，提高MTBF e4 倍，即50 多倍，而增大400 ps，提高MTBF e8 倍，即3000 倍。
?? 另一方面，最差MTBF 鏈對設計MTBF 的影響最大。例如，考慮具有10 個同步鏈的兩個不同設計。一個設計的10 個鏈有相同的10,000 年MTBF，另一設計的9 個鏈有一百萬年的MTBF，但是一個鏈的MTBF為100 年。設計失敗概率是每一鏈的失敗概率之和，失敗概率為1/MTBF。第一個設計的亞穩態失敗概率為10 個鏈× 1/10,000 年 = 0.001，因此，設計MTBF是1000 年。第二個設計的失敗概率為9 個鏈 × 1/1,000,000 +1/100 = 0.01009，設計MTBF 為99 年，略小于最差鏈的MTBF。
? 換言之，設計較差的同步鏈決定了設計的亞穩態總MTBF。由于這一效應，對所有異步信號和時鐘域傳輸進行亞穩態分析非常重要。設計人員或者工具供應商提高最差MTBF 同步鏈的tMET ，會對設計MTBF 有很大的影響。
? 為提高亞穩態MTBF，設計人員可以在同步寄存器鏈上增加額外的寄存器級，以提高tMET 。增加的每一寄存器至寄存器連接時序余量被加到tMET 值中。設計人員一般使用兩個寄存器來同步信號，而Altera 建議使用三個寄存器作為標準，以實現更好的亞穩態保護。然而，增加一個寄存器會在同步邏輯中加入額外的延時級，因此，設計人員必須綜合考慮這是否可行。
? 如果設計使用Altera FIFO 宏功能，跨時鐘域使用單獨的讀寫時鐘，那么，設計人員可以增強亞穩態保護(和延時)，實現更好的MTBF。Altera Quartus II MegaWizard? 插件管理器提供增強亞穩態保護選項，包括三個甚至更多的同步級 。
? Quartus II 軟件還提供業界最好的亞穩態分析和優化功能，以增大同步寄存器鏈的tMET。確定同步器后，軟件將同步寄存器靠近放置，以增加同步鏈的輸出時序余量，然后報告亞穩態MTBF。

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? 版權? 2009 Altera 公司。保留所有版權。Altera、可編程解決方案公司、程式化Altera 標識、專用器件名稱和所有其他專有商標或者服務標記，除非特別聲明，均為Altera 公司在美國和其他國家的商標和服務標記。所有其他產品或者服務名稱的所有權屬于其各自持有人。Altera 產品受美國和其他國家多種專利、未決應用、模板著作權和版權的保護。Altera 保證當前規范下的半導體產品性能與Altera 標準質保一致，但是保留對產品和服務在沒有事先通知時的升級變更權利。除非與Altera 公司的書面條款完全一致，否則Altera 不承擔由此處所述信息、產品或者服務導致的責任。Altera 建議客戶在決定購買產品或者服務，以及確信任何公開信息之前，閱讀Altera 最新版的器件規范說明。
101 Innovation Drive

結論
? 信號在不相關或者異步時鐘域電路之間傳輸時，會出現壓穩態問題。亞穩態失敗平均時間間隔與器件工藝技術、設計規范和同步邏輯的時序余量有關。FPGA 設計人員可以通過增大tMET ，采用增加同步寄存器時序余量等設計方法來提高系統可靠性，增大亞穩態MTBF。Altera 確定了其 FPGA 的MTBF 參數，改進器件技術，從而增大了亞穩態MTBF。使用Altera FPGA 的設計人員可以利用Quartus II 軟件功能來報告設計的亞穩態MTBF，優化設計布局以增大MTBF。

致謝
■ Jennifer Stephenson，應用工程師，軟件應用工程技術組成員， Altera 公司。
■ Doris Chen，軟件和系統工程高級軟件工程師， Altera 公司。
■ Ryan Fung，軟件和系統工程技術組資深成員， Altera 公司。
■ Jeffrey Chromczak，軟件和系統工程資深軟件工程師， Altera 公司。