1、前言

可能很多FPGA初學者在剛開始學習FPGA設計的時候(當然也包括我自己)，經常聽到類似于”這個信號需要打一拍、打兩拍(寄存)，以防止亞穩態問題的產生“這種話，但是對這個打拍和亞穩態問題還是一知半解，接下來結合一些資料談下自己的理解。

2、觸發器的建立時間和保持時間

時序電路的基礎是觸發器(FF、Flip-Flop)，觸發器正常工作需要滿足建立時間和保持時間的時序要求。

建立時間(Tsu：set up time)

是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被穩定的打入觸發器，Tsu就是指這個最小的穩定時間

保持時間(Th：hold time)

是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間，如果保持時間不夠，數據同樣不能被穩定的打入觸發器，Th就是指這個最小的保持時間

3、亞穩態

亞穩態 (Metastability)：如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鐘沿之后比較長的一段時間處于不確定的狀態，在這段時間里Q端在0和1之間處于振蕩狀態，而不是等于數據輸入端D的值。這段時間稱為決斷時間Tmet(resolution time)。經過resolution time之后Q端將穩定到0或1上，但是穩定到0或者1，是隨機的，與輸入沒有必然的關系。

亞穩態振蕩時間 Tmet 關系到后級寄存器的采集穩定問題，Tmet 影響因素包括：器件 的生產工藝、溫度、環境以及寄存器采集到亞穩態里穩定態的時刻等。甚至某些特定條 件，如干擾、輻射等都會造成 Tmet 增長。

只要系統中有異步元件，亞穩態就是無法避免的，亞穩態主要發生在異步信號檢測、跨時鐘域信號傳輸以及復位電路等常用設計中。由于產生亞穩態后，寄存器Q端輸出在穩定下來之前可能是毛刺、振蕩、固定的某一電壓值。在信號傳輸中產生亞穩態就會導致與其相連其他數字部件將其作出不同的判斷，有的判斷到“1”有的判斷到“0”，有的也進入了亞穩態，數字部件就會邏輯混亂。

4、如何防止亞穩態

首先，在同步系統中，輸入信號總是系統時鐘同步，能夠達到寄存器的時序要求，所以亞穩態肯定不會發生。在異步系統的信號輸出過程中，如果無法滿足建立時間和保持時間的要求則會發生亞穩態。

預防亞穩態的方法就是將輸入信號(單bit信號)打拍，也就是在要使用的時鐘域下，將信號寄存。

rx是相對于時鐘域sys_clk的異步信號，rx_reg1、rx_reg2分別是rx在時鐘域sys_clk打一拍(寄存一次、可以理解為延遲一個時鐘周期 )、打兩拍(寄存一兩次、可以理解為延遲兩個時鐘周期)的信號?？梢钥吹絩x_reg1可能還存在低概率的亞穩態現象，當然rx_reg2雖然在示意圖里是穩定的，不過實際過程中也仍然存在亞穩態發生的概率。

單比特信號從慢速時鐘域同步到快速時鐘域需要使用打兩拍的方式消除亞穩態。 第一級寄存器產生亞穩態并經過自身后可以穩定輸出的概率為 70%~80%左右，第二級寄存 器可以穩定輸出的概率為 99%左右，后面再多加寄存器的級數改善效果就不明顯了，所以 數據進來后一般選擇打兩拍即可。這里注意，該方法僅僅適用單比特信號從慢速時鐘域同步到快速時鐘域，單比特信號從快速時鐘域同步到慢速時鐘域還僅僅使用打兩拍的方式則會漏采數據。

審核編輯：湯梓紅