摘要：簡要介紹利用MaxplusII軟件來實現VVVF控制SPWM變頻調速的方法。設計中提出一種三相分時運算思路，詳細闡明其具體實現方式。試驗證明，CPLD應用于變頻調速系統控制是非、常有效的，使用分時復用電路大大減少了CPLD使用邏輯門的數目。

關鍵詞：三相分時運算 變頻調速 可編程邏輯器件

變頻調速的實現，目前一般利用CPU加片內外設的專用微處理器。但是，專用微處理器大量占用CPU，受時鐘限制，很難實現高精度算法，且引腳I/O口有限。用CPLD（復雜可編程邏輯器件）設計乃至仿真、驗證、利用ISP（在系統編程）對硬件調試都非常方便，開發周期很短，且I/O口很多，可以隨意設定，故用CPLD設計專用芯片有很大的發展前途。如果非大量應用可直接運用CPLD，價格也可以接受；大量應用可在此基礎上設計制造專用芯片（ASIC）。本文研究VVVF變頻調速實現的策略，詳細介紹應用于該系統的一種分時時復用電路，用CPLD實現。

1 ALTERA公司MaxplusII軟件簡介

CPLD是可由用戶進行編程（又稱配置）實現所需邏輯功能的數字集成電路。MaxplusII可編程邏輯開發軟件提供了一種與結構無關的設計環境，使應用ALTERA通用CPLD的設計得能方便地進行設計輸入、快速處理和器件編程。MaxplusII提供了全面的邏輯設計能力，可將文本、圖形和波形等設計輸入方法任意組合建立起有層次的單器件或多器件設計。MaxplusII編譯器（Compiler）完成最小化和邏輯綜合，把設計裝配成一個或多個器件并產生編程數據；還可進行設計校驗，包括功能仿真、定時仿真、影響速度的關鍵路徑的延時預測以及多系列器件交叉的多器件仿真。Compiler的Fitter(適配)模塊應用試探法把經過綜合的設計最恰當地用一個或多個器件實現。這種自動適配功能使設計者得以從冗長的布局與布線工作解脫出來。綜上所述，以MaxplusII為EDA軟件工具，周期短、集成度高、價格合適、可實現強大的邏輯功能。

2 分時復用思路的實現

由于控制芯片需要輸出三相六路SPWM脈沖信號，這就需要在每個載波周期查三解函數表。查三角函數表法取得所需三角函數值的電路結構兩種：一種是建立三個相位互差120°的三角函數表，輸出的SPWM波形脈沖的脈寬數據通過即時運算電路得到，三相數據分別計算，各占用一個查表電路；一種是通過一個三角函數表，輸出的SPWM波形脈沖的脈寬數據通過分時函數表，輸出的SPWM波形脈沖的脈寬數據通過分時運算電路得到，運算時間對輸出波形不會有什么影響，內部的ROM空間要求也很小。

如果每相分別用獨立的電路實現，將多耗費許多邏輯門，并且占用三個正弦表格。這在設計上是簡單的，但在實際上卻非常不合理。本文提出一種實現三相分時的思路，大大減少了邏輯數目，僅增加分時信號和信號分離電路，達到只占用一個正弦表格，并且只耗用一個計算電路的效果。試驗證明，這種三相分時計算電路穩定、電路結構簡單。電路原理如圖1所示。

圖1中D點為待分離的三相正弦數據經幅度調制后的瞬時值，由box1計算產生。在每一個載波周期，從三角波的發生到出現波峰的時刻計算并輸出。Box1工作框圖如圖2所示。

時鐘CLK在每個運算周期產生3次上升沿。該時鐘圖2的“count0_2”以3為模計數，計數值送三選一數據選擇器，如圖3所示。并列輸入的三相數據16、516、266經過該電路變成時間上承接的數據result[9..0]，這樣送入的三相數據就實現了合成。

其Maxplus box2框圖的一個部分如圖4所示。其中retb這個box中的輸入M0[1..0]為判據，來確定D[8..0]是否可以通過，如上所述count0_2為以3為模的計數器。數據通過這種方式實現了分離，再加后級鎖存，并鎖存送到PWM發生器。

ABC三點為由box2分離后的數據，鎖存一個載波周期，送至后面的PWM發生器。。box2工作的仿真波形如圖5所示。

圖5中，CLKA、CLKB、CLKC為輸入的分時時鐘信號，在每個三角波計數峰值處產生。在此處，D點傳送過來的三相數據為18、305、175，是經過查正弦表，以及查vf曲線，并進行調幅運算后得到的某一個瞬間的數據。分別是C、B、和A相的數據。經過box2的分離可以看到，三相數據被分離開來并鎖存，直到經過一個載波周期，新的數據送過來。

從圖1～5可以很清晰地看出：該分時復用電路對圖1中的box1進行了復用，三路并列輸出的數據通過分時選擇，被分成按順序排列的一路數據送到box1，經過一系列運算得出一路按順序排列的數據，該路數據其實包含了三相的信息。然后，再反過來把這一路數據拆分了三路數據，就可以送到PWM波形發生器產生三相六路波形。

上述可見，如果不采用這種分時電路，那么三相的運算將會用到三個box1，而box1包括了乘法器、正弦表格、死區計算等。所以利用分時電路大大節約了門數，從而使芯片電路規模縮小近2/3。這種思想在ASIC設計中也很有實用價值。

系統設計結束后，利用MaxplusII的芯片配制，選用最大1萬門的芯片ACEK EP1K10。該系統可以成功配制，但如果用最初設計不使用分時電路的系統，必須使用最大3萬門的ACEK EP1K30系列CPLD芯片。這證明了該系統節約了大約2/3的邏輯門。

3 系統邏輯與時序功能驗證

圖6為利用MaxplusII的波形仿真功能得到的芯片輸入輸出圖。ALTERA公司的這種軟件十分方便地提高了逼真的驗證方式。這種仿真不但提供了邏輯輸出的驗證，而且提供了時序的驗證，包括芯片內部的各之間延時，以及競爭冒險現象的顯現。

輸入調制頻率為500Hz時的三相六路SPWM波形，在相位上互差120°。

4 結論

本文提出的一種實現三相分時運算思路，通過了仿真驗證。該分時電路使系統占用CPLD邏門的個數減少近2/3，減小了系統規模，提高了效率。