摘 要：本文介紹了基于TMS320VC33 DSP芯片的應變力測試系統(tǒng)的設計，給出了結(jié)構原理框圖，并圍繞DSP設計了測試系統(tǒng)的中斷、復位子系統(tǒng)、存儲子系統(tǒng)和通信子系統(tǒng)。同時還對測試系統(tǒng)進行了信號完整性分析。

關鍵詞：測試系統(tǒng)；DSP；應變力；信號完整性

?? ? ? ?車輪與軌道間的作用力是評價車輛運行品質(zhì)的重要因素，能否準確及時地獲取輪軌間的作用力直接影響著車輛脫軌系數(shù)等參數(shù)的計算。應變力測試系統(tǒng)是設計列車運行狀態(tài)地面安全監(jiān)測平臺的關鍵環(huán)節(jié)，本文用DSP芯片開發(fā)的測試系統(tǒng)正是針對這一需要。

測試系統(tǒng)硬件設計

系統(tǒng)整體結(jié)構

?? ? ? ?測試系統(tǒng)以高速、高精度的DSP為核心，構成了包括模擬信號預處理、A/D轉(zhuǎn)換、D/A轉(zhuǎn)換等環(huán)節(jié)的實時信號測試處理系統(tǒng)。其原理框圖如圖1所示。

?? ? ? ?應變傳感器輸出的模擬信號，經(jīng)RC濾波網(wǎng)絡初步濾去信號中的高頻成分，然后經(jīng)A/D轉(zhuǎn)換后，變?yōu)?a target="_blank">數(shù)字信號。RC濾波網(wǎng)絡、A/D轉(zhuǎn)換構成了測試系統(tǒng)的前向通道。

?? ? ? ?中央處理單元以TMS320VC33為主體，該DSP是一款高精度、大容量、寬功率范圍的浮點處理器，具有高度的并行化，以及DMA協(xié)處理器通道。同時，本設計還在系統(tǒng)中設置了1個64K×32位的數(shù)據(jù)存儲器和512K×8位的程序存儲器，與DSP共同構成了整個系統(tǒng)的存儲系統(tǒng)。

?? ? ? ?可編程邏輯(CPLD)是測試系統(tǒng)的硬件控制核心。其主要任務是控制A/D轉(zhuǎn)換、產(chǎn)生存儲系統(tǒng)的片選信號。
中斷、復位子系統(tǒng)不僅起到系統(tǒng)復位的作用，同時還用來確定系統(tǒng)應用程序的位置。DSP根據(jù)此系統(tǒng)來裝載應用程序并運行。

中斷、復位子系統(tǒng)設計

?? ? ? ?在本測試系統(tǒng)中，DSP需要單獨地組成一個系統(tǒng)，因而把TMS320VC33設置為微計算機模式，此時TMS320VC33具有程序引導功能。當系統(tǒng)上電或復位時，TMS320VC33監(jiān)測4個中斷管腳的狀態(tài)，根據(jù)BootLoader程序定位表來確定用戶程序的地址，然后運行自身的BootLoader程序把用戶程序下載到指定地址空間。實現(xiàn)系統(tǒng)BootLoader的復位電路如圖2所示。

時鐘電路的設計

?? ? ? ?TMS320VC33的時鐘，既可由外部提供，也可由板上的振蕩器來提供，但外部時鐘的精確度高、穩(wěn)定性好、使用方便，因而本設計中使用了12MHz的外部時鐘CLKMD0 CLKMD1=11的時鐘模式，經(jīng)內(nèi)部5倍頻后，產(chǎn)生60MHz 的系統(tǒng)時鐘。

總線驅(qū)動

?? ? ? ?由于DSP的地址總線和數(shù)據(jù)總線的驅(qū)動能力有限，當負載較大時，需要用總線驅(qū)動對其負載能力進行擴展，以保證系統(tǒng)能穩(wěn)定工作。本設計選用了TI公司的寬總線16位雙向總線驅(qū)動器SN74LVTH16245，它具有很高的集成度和性能。

存儲子系統(tǒng)設計

?? ? ? ?存儲器接口設計考慮的主要問題是：如何采用EP2ROM+高速RAM的配置方式來實現(xiàn)存儲子系統(tǒng)。

?? ? ? ?EP2ROM用來存放測試系統(tǒng)的程序和初始化數(shù)據(jù)，系統(tǒng)加電運行時，TMS320VC33自動將程序和初始化數(shù)據(jù)從低速EP2ROM裝載到高速RAM中。裝載完畢后，程序在高速RAM中全速運行。系統(tǒng)中存儲器裝載程序和初始化數(shù)據(jù)的EP2ROM起始地址為400000h。同時系統(tǒng)中還擴展了64K高速RAM，起始地址為100000h。此外，片選信號由系統(tǒng)中CPLD來實現(xiàn)。

?? ? ? ?對于TMS320VC33與EP2ROM的接口，系統(tǒng)采用一片AM29F040 (512K×8)實現(xiàn)了8位數(shù)據(jù)寬度的程序引導。EP2ROM占用的地址空間為400000h~47FFFFh。讀EP2ROM時插入的等待周期由軟件來控制。

?? ? ? ?TMS320VC33實時運行時的程序和數(shù)據(jù)都存放在快速RAM中，因此快速RAM與TMS320VC33必須實現(xiàn)零等待接口。根據(jù)時序要求，當TMS320VC33工作于60MHz時鐘時，快速RAM的存取速度必須小于13ns。本測試系統(tǒng)采用的快速RAM是IS61LV6416-8T，存取速度為8ns。由于這種快速RAM的數(shù)據(jù)寬度是16位，而TMS320VC33的數(shù)據(jù)寬度是32位，因此必須采用兩片構成32位數(shù)據(jù)寬度，并令寫使能信號與經(jīng)過譯碼的寫信號相連，輸出使能信號與譯碼后的讀信號相連。測試系統(tǒng)中的快速RAM占用的地址空間為0x100000~0x110000。

通信子系統(tǒng)

?? ? ? ?在應變力測試系統(tǒng)中，為了把TMS320VC33對采樣信號的處理結(jié)果通過串口傳送到PC機顯示或作進一步處理，設計中采用TI 公司的TL16C550擴展異步通信芯片將DSP與PC機相連，以完成測試系統(tǒng)與PC機之間的通信。

?? ? ? ?在TL16C550與TMS320VC33的串行通信中，雖然可以通過查詢的方式工作，但這樣會降低系統(tǒng)的性能。本設計通過TMS320VC33的RXRDY和TXRDY引腳引入外部中斷，從而使系統(tǒng)工作在中斷方式，保證了TMS320VC33與PC機的高速通信。

?? ? ? ?此外，本測試系統(tǒng)利用TL16C550的串行通信接口與上位PC機完成信息的交換。此時由于RS-232電路電平與TTL電平不同，因此必須經(jīng)過電平轉(zhuǎn)換，設計中采用MAX232A來完成這一功能。

可編程邏輯器件—譯碼模塊

?? ? ? ?測試系統(tǒng)中的譯碼模塊主要用來實現(xiàn)DSP對片外存儲器、I/O設備進行管理以及根據(jù)DSP提供的地址信號，給外部存儲器、I/O設備分配不同的地址空間。對于本測試系統(tǒng)而言，編碼方式主要考慮的是TMS320VC33的接口能力問題。TMS320VC33的地址空間總?cè)萘繛?6M，采用統(tǒng)一編址也不會對存儲器容量造成太大的威脅。另外，TMS320VC33沒有專門的I/O指令和I/O端口總線，因而測試系統(tǒng)中采用的是統(tǒng)一編碼方式，并用ABLE語言

?? ? ? ?設計譯碼電路。

測試系統(tǒng)軟件設計

?? ? ? ?測試軟件算法的優(yōu)劣直接關系著整個測試系統(tǒng)的性能。本測試系統(tǒng)的軟件流程如圖3所示。

?? ? ? ?測試程序首先進行整個系統(tǒng)的初始化工作。在完成系統(tǒng)初始化后，系統(tǒng)處于查詢狀態(tài)，查詢是否完成新的數(shù)據(jù)采樣，數(shù)據(jù)采樣程序在中斷程序中完成。當系統(tǒng)完成一次A/D轉(zhuǎn)換后，向TMS320VC33申請中斷，TMS320VC33響應中斷，在中斷服務程序中讀出轉(zhuǎn)換結(jié)果并設置標志：EXINT=1，通知主程序采樣完成。主程序在查詢到EXINT=1后，對數(shù)據(jù)進行處理，處理結(jié)果通過TMS320VC33的并行口經(jīng)并/串轉(zhuǎn)換送給PC機的串口，并把標志EXINT設定為0，開始下一輪采樣等待。

信號完整性分析和電磁兼容性設計

?? ? ? ?考慮到系統(tǒng)運行的環(huán)境比較惡劣，軌道線路的電磁干擾比較強，因此設計中要考慮信號完整性和電磁兼容性等問題。

?? ? ? ?表1總結(jié)了高速數(shù)字電路中常見的信號完整性問題與可能的原因和解決方法。

?? ? ? ?電源EMI是影響系統(tǒng)抗干擾能力的一個主要因素。簡單的方法是在每一個芯片的供電引腳上并聯(lián)一個電容進行電源濾波。影響系統(tǒng)抗干擾能力的另外一個因素是電路板上信號的走線質(zhì)量，應盡量減少印制導線的電感量，導線盡量短而粗。同時要注意抑制印制板導線之間的串擾和避免高頻信號通過印制導線時產(chǎn)生的電磁輻射，此外，還要注意合理地安排電源地等。

結(jié)語

?? ? ? ?本文提出并設計的以DSP為核心的列車應變力測試系統(tǒng)，有效地解決了實際工程應用中的技術問題，并就測試系統(tǒng)的信號完整性分析和抗電磁干擾能力進行了考慮。從而為數(shù)據(jù)采集與處理領域提供了一個良好的參考方案