為了得到更好的綜合結果,更快的綜合速度,用簡單的綜合策略來滿足時序的要求,推薦使用以下綜合劃分的技術。

　　● 所有模塊都使用寄存器輸出。對于每個設計的子模塊都要記錄所有的輸出信號,這樣可以簡化綜合的過程并可預測輸出的驅動能力和輸入的延遲。

　　● 把局部的相關聯的組合邏輯放到同一個模塊中,對于有不同目標的設計應放在不同的模塊中。例如在綜合的過程中,把需要優化面積和速度的關鍵路徑邏輯放在分開的兩個模塊中,如圖3所示。

?

　　● 綜合時間的劃分最主要的標準是邏輯功能、設計目標、時序和面積的需要。準確的時序計算和適當的約束對綜合時間的影響遠遠大于電路規模的影響。把同一設計目標的電路邏輯放到一起也會減少綜合時間,而設計的約束過多會增加綜合時間。減少綜合時間的關鍵是在設計之前制定精確的時間預算,并使設計的宏模塊達到預算的要求,然后編寫綜合約束來滿足預算,最后是運用綜合工具的命令來實現約束。

　　● 避免時序異常。時序異常主要包括multicycle path和false path。如果設計中一定要用到多周期路徑,應記錄開始和結束點來確保在芯片級的有效。盡量避免使用異步邏輯,異步邏輯會給設計的正確性和驗證帶來困難。

　　● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時確保頂層含有I/O管腳和時鐘發生器,如圖4所示。