分析結果可以發現：此時系統總線的單槽帶寬已經不是限制因素，上位機的讀取速率也完全可以跟上。DMA傳輸鏈路上的瓶頸，除了FPGA產生數據的速率、總線傳輸帶寬、上位機的讀取速率之外，還有一點是我們之前沒有考慮到的——就是DMA控制器的速率。在我們實際測試的這種場景下，DMA控制器的速率成了DMA鏈路傳輸速率受限的主要原因。這個結果與官網上說7966的DMA傳輸速率為800MB/s以上是相互吻合的。

總結：

i) PXI總線的帶寬比較低，目前支持PXI總線的FlexRIO只有較老的795x系列，這種情況下限制DMA傳輸速率的主要是總線帶寬；
ii) PXIe 總線的帶寬比較高，不同機箱的單槽傳輸帶寬各有不同，因此，對DMA傳輸速率上限有一定的影響；
iii) FPGA端在一定的時鐘頻率下，如果希望提升數據率，可以使用更寬的數據位寬；
iv) DMA控制器的速率是板卡本身硬件上對DMA速率的限制——7966的DMA速率為800M以上，7975的DMA速率可以達到1.6GB/s；

當然， DMA的傳輸性能的影響因素，比如上下行的影響。上圖中給出的數據中，對于7965的上下行DMA速率相差不大，但對于7954的上下行DMA速率相差很大。對于這一點，還需要更加深入地研究。本文不再深入討論。

二、 FPGA與上位機的握手

FPGA中FIFO的使用使得FPGA端和上位機端在很多時候都可以異步操作。上位機中沒有有效的數據傳遞到FPGA端，FPGA端就不會進行有效的計算并傳輸無效的數據。但在有些情況下，FPGA端與上位機端需要進行握手的操作。比如：一個項目需要通過Adapter端口進行數據采集，然后將數據傳回到上位機。這種情況下，如果FPGA先于上位機開始執行，那么FPGA采集到的端口數據會迅速地填滿FIFO（此時上位機還沒有準備好去讀取FIFO的數據）導致后續的數據無法保存到FIFO中（寫入超時）。而當上位機開始讀取FIFO時，會發現FIFO的前一段數據（數據的長度與FPGA端配置的FIFO大小有關）與后續的數據是非連續的。為了避免類似的問題，需要在FPGA與上位機之間握手。

通常用于FPGA程序與Host程序同步的方法是使用一個握手控件。在FPGA的主程序之前，使用一個while循環，條件接線端鏈接著布爾控件。在上位機中，當一切準備就緒時（對FPGA的初始化以及其他初始化工作），可以為FPGA的Start控件賦上真值，這樣，FPGA與Host端的數據傳輸就同步了，這是非常容易實現的方法。代碼如下：

另一種方法是使用FPGA中提供的中斷。在FPGA端需要等待上位機的數據或者等待上位機做好接收數據的準備時，產生一個中斷。該中斷會阻塞程序直到該中斷被確認。當上位機中準備好向FPGA傳輸數據或者接收來自FPGA的數據時，上位機可以對中斷進行確認。代碼如下：

三、FIFO的使用

1） 使用場景：
該項目需要在回放時對信號進行精細的分析。尤其是有一個跳頻信號，跳頻的頻帶寬度為70MHz，跳頻信號本身的帶寬為5MHz，跳頻信號的持續時間為1us~20us，跳頻信號以突發的模式出現。需求是以較快的速率分析出信號文件中所有的頻率點以及各個跳頻信號所處的時間點。其實分析的原理不難，只需要對信號以足夠精細的時間分辨率（1us）做FFT，判斷該段信號是否有功率大于閾值的點就可以了。

在項目初期，曾經嘗試過直接在上位機中做FFT，判斷閾值，找到頻點以及對應的時間點。但經過測試，上位機端進行數據處理的瓶頸在于大的數據塊的分割。本程序中的數據源是存在磁盤陣列中的數據文件，從磁盤陣列中讀取文件本身的速率可以達到非常高，500MB以上，但達到此速率的前提就是每次讀取一個大的數據塊（幾兆到幾十兆字節），否則，讀取速率無法達到理想值；但這種情況下，就需要在程序中對大塊的數據進行分割，然后進行FFT。雖然測試時已經開通了多個流水線進行數據分割，但速率依然達不到要求。整個系統的最高處理速率只有40~50MB/s，這對于120G（流盤5分鐘）的跳頻信號分析顯然是不能滿足要求的（分析5分鐘的數據需要花將近1個小時的時間）。

基于這個原因，本程序將FFT的操作放在FPGA中完成。上位機中將大塊的數據傳輸到FPGA中，FPGA天然的單點操作特性使得不需要進行大數據分割就可以完成小點數的FFT操作。由于N點時域信號做完FFT之后數據量沒有減小，不能將FFT結果直接傳回到上位機中進行閾值檢測，所以FFT結果的閾值比較也在FPGA端進行單點比較，并將超過閾值的頻點的索引值傳回到上位機。

最終，FPGA端以400MB/s的速率對信號進行處理。