美國海軍使用字母名稱對船體類型進行分類。例如，海軍使用BB作為戰艦的名稱和驅逐艦的DD。在20世紀50年代早期 - 冷戰開始后不久 - 海軍為第一艘具有特殊雷達通信系統的驅逐艦雷達糾察艦提供裝備。 DDR有額外的雷達天線并作為預警裝置。

在存儲設備領域，“DDR”這一名稱對通信系統，時鐘，個人電腦，智能手機，平板電腦和服務器。 DDR存儲設備不再提供有關潛在敵方力量的早期預警，而是在電路板數據傳輸，功耗和依賴內存的技術方面不斷改變我們對性能的看法。

DDR4值得特別關注

2014年，推出了第四代DDR內存（DDR4），降低了功耗，提高了數據傳輸速度和更高的芯片密度。 DDR4內存還具有改進的數據完整性，增加了對寫入數據的循環冗余檢查和片上奇偶校驗檢測。

在速度，性能和帶寬方面有顯著改進，DDR4內存值得特別關注。要了解DDR3和DDR4設備之間的區別，想象一下將當前的四門家用轎車換成獨一無二的超級跑車。就像超級跑車以更高的速度運行并需要不同的空氣動力學一樣，DDR4提供了強大的信號完整性并且涉及高數據速率。

在查看設計時，我們可以將超級跑車類比更進一步。與家用轎車相比，超級跑車需要更先進的空氣動力學和碳纖維復合材料，用于車身和部件。同樣，圍繞DDR4內存構建的PCB設計需要與標準PCB不同的布線方法。

如果沒有專門的布線方法和對DDR4特定設計規則的關注，從發送器到接收器的信號質量會受到影響。從PCB布局的角度來看，如何處理DDR4專用設計？最好采用哪些規則來確保您的設備按照預期的數據運行？

DDR4設計規則

在使用時，時間可以是一切敏感信號和時鐘技術。通過遵循DDR4路由和PCB設計的示例性指導原則，確保您的電路板能夠有效地管理其數據。否則，您可能會遇到設計滯后，或遇到EMI和其他信號破壞性漏洞的重復問題。

您需要記住，數據速率范圍從1.6Gbps到3.2Gbps，大 - 縮小扇出，更高的邊沿速率需要特定的技術來維持信號完整性所需的最小誤碼率。例如，缺乏對設計規則的關注可能導致從一個信號到下一個信號的電容和電感耦合。隨著這種耦合的增加，串擾變得越來越麻煩。

為了減少電容耦合的機會，您可以從設計中移除所有未使用的通孔焊盤。終端電壓（VTT）與地之間的去耦電容將使電感耦合最小化。 VTT為存儲器供電，與輸入/輸出電壓（VIO）和核心電壓（VCORE）分開。

< p> 基于時鐘和時鐘的接口在信號和數據傳輸技術中猖獗

不同DDR4拓撲的路由計劃

DDR4 SDRAM采用翻蓋拓撲或fly-by拓撲結構。兩種拓撲都有優點和缺點。翻蓋拓撲使用較少的電路板空間和兩層，但需要復雜的布線方案。擁擠存儲器設備下的頂層和底層之間的路由可能會導致路由擁塞和更長的存根走線。

相比之下，fly-by拓撲允許輕松路由并提供最佳信號完整性。然而，具有一層直插式存儲器設備的飛越拓撲需要更多空間。最終，決定哪種選項最適合您的布局取決于您的設備需求。

在為PCB設計設置布線時，始終在同一層上布置相同的網絡組。使用45°角而不是90°角，避免使用T型接頭來處理關鍵的網絡和時鐘。不要將距離超過0.025英寸的存儲器信號路由到PCI或系統時鐘，并確保您的布線距離參考平面至少30密耳，并使邊緣無效。此外，保持系統復位信號與其他信號之間的距離。

間距和長度問題

DDR4 SDRAM需要更短的路徑和正確的間距以獲得最佳效果時序和最佳信號完整性。始終避免將兩個信號層彼此相鄰布線，并將信號線布置在實心參考平面上。在構建路由規劃時，請避免在空隙或參考平面分裂上路由信號線。

與存儲器接口相關的任何信號都應在相應的GND或電源層之間路由。在同一層上的給定字節通道組內路由DQ，DQS和DM信號，以減少或消除層到層的傳輸速度差異。由于時鐘信號必須具有比DQS信號更長的傳播延遲，因此時鐘信號跟蹤的長度必須長于DIMM的最長DQS跟蹤。差分時鐘線具有更高的抗噪聲能力以及對信號完整性的其他負面影響。

強大的路由軟件將幫助您確保任何信號密集型設計都能順利運行

要計劃布局中軌跡之間的間距，您可以使用到特定軌跡的最近返回路徑的垂直距離作為因子。實踐涉及使用“H”來表示因子。將該長度乘以5，以找到兩個時鐘對或時鐘對之間的最小間距。請記住，地址/命令/控制和DQ/DQS/DM走線在走線之間至少需要3H。

為簡化問題，您可以輕松模擬AltiumDesigner?中的信號完整性，以進行設計捕獲和電路板布局PCB設計過程的各個階段。模擬器計算走線的特征阻抗，并將該信息與I/O緩沖器宏模型信息一起用作輸入。

Altium還可以幫助您定義走線的走線寬度和厚度。路由寬度設計規則中的特征阻抗驅動寬度選項。對于具有易失性存儲器，非易失性存儲器，時序和時鐘依賴性或差分對的電路板，PCB布局從未如此簡單。使用PCB設計軟件可以為您準確有效地完成工作。