使用DDR4時鐘架構

使用DDR4這個IP核時，時鐘如何架構十分關鍵，DDR4 IP對時鐘有特殊的要求，可以是差分時鐘也可以是No buffer的單端時鐘，在IP核的配置界面可以配置。如果選擇的是差分時鐘，可以直接與硬件的差分端口直接連接，如果選擇的是No buffer，頂層輸入的差分時鐘利用差分轉單端的原語轉換成單端時鐘即可。

IBUFDS IBUFDS_inst (

.O(O), // 1-bit output: Buffer output

.I(I), // 1-bit input: Diff_p buffer input (connect directly to top-level port)

.IB(IB) // 1-bit input: Diff_n buffer input (connect directly to top-level port)

);

但是，我們的時鐘顯然不能只給DDR4這個IP核使用，我們其他的模塊也需要時鐘，不同頻率的時鐘，因此，我們需要PLL生成我們需要的不同頻率的時鐘。但是DDR4對時鐘要求很高，PLL生成的時鐘質量抖動不合格，編譯的過程中會直接報錯。另外，我們用給DDR4的時鐘去另外生成一個PLL也是不行的，編譯時也會直接報錯。通過下面的時鐘樹也能看出，從時鐘管腳輸入的時鐘到DDR4 之間不能有其他的PLL或者MMCM，因此如果我們想要生成一個PLL，只能把PLL放在DDR4之后，我們可以使用ui_clk或者在IP配置界面的Additional Clock Outputs中輸出一個時鐘，用這個時鐘生成PLL。都是血的教訓啊！！！