本文轉(zhuǎn)自：半導(dǎo)體行業(yè)觀察

隨著傳統(tǒng)芯片架構(gòu)在功耗、散熱和空間方面逼近物理極限，一種新型架構(gòu)正在興起，有望為高性能計(jì)算（HPC）開辟一條新的發(fā)展道路。這種架構(gòu)被稱為Chiplet架構(gòu)（chiplet architecture），它能夠以更低的成本提供比單芯片處理器更高的性能，同時(shí)能耗降低高達(dá)10倍。這些優(yōu)勢(shì)使得芯片組架構(gòu)在未來的高性能計(jì)算和人工智能（AI）工作負(fù)載中具有潛在的優(yōu)勢(shì)。

小芯片架構(gòu)代表了芯片設(shè)計(jì)和集成方式的根本性變革。如今，大多數(shù)半導(dǎo)體制造商設(shè)計(jì)大型單片芯片，稱為片上系統(tǒng) (SoC)，將所有必要的組件——例如處理器內(nèi)核、內(nèi)存、I/O 驅(qū)動(dòng)器、信號(hào)處理器等——集成到單個(gè)芯片上。雖然這些組件可能來自不同的供應(yīng)商，但芯片制造商有責(zé)任確保它們能夠協(xié)同工作。隨著芯片尺寸的增大，制造成本也會(huì)增加，芯片良率則會(huì)下降。

為了利用傳統(tǒng)的單芯片進(jìn)行擴(kuò)展（或橫向擴(kuò)展），數(shù)據(jù)必須離開芯片，通過互連傳輸?shù)狡渌酒Ｈ缃瘢S著人工智能工作負(fù)載的不斷增長，客戶在進(jìn)行人工智能訓(xùn)練或推理時(shí)，必須將大量數(shù)據(jù)從一個(gè)芯片傳輸?shù)搅硪粋€(gè)芯片。傳輸這些龐大的數(shù)據(jù)集需要消耗大量電力，并產(chǎn)生巨大的熱量，這兩點(diǎn)都必須通過系統(tǒng)級(jí)的電源和冷卻系統(tǒng)來解決。

芯片級(jí)互連架構(gòu)以不同的方式解決尺寸縮放問題。它并非將組件直接焊接在芯片上，而是將這些組件插入埋藏在基板中的標(biāo)準(zhǔn)互連線。通用芯片級(jí)互連高速標(biāo)準(zhǔn) (UCIe)于 2022 年推出，并得到了英特爾、AMD、Arm、谷歌云、Meta、微軟、高通、三星和臺(tái)積電的支持。UCIe提供了一種分層架構(gòu)，可與其他互連標(biāo)準(zhǔn)（例如 PCIe、CXL、NVLink 和 UALink）兼容。

這種芯片組架構(gòu)帶來了幾個(gè)明顯的優(yōu)勢(shì)。首先，它允許用戶將芯片組緊密排列，并通過 UCIe 連接，從而減少數(shù)據(jù)傳輸（進(jìn)而降低功耗）。芯片組架構(gòu)賦予用戶更大的靈活性，允許用戶在系統(tǒng)的特定位置采用特定的處理器，從而更好地平衡性能和成本，而不是被迫使用芯片制造商預(yù)先集成到芯片上的組件。

芯片組架構(gòu)也帶來了制造方面的優(yōu)勢(shì)。較大的芯片尺寸意味著更高的缺陷率，從而降低良率。由于芯片組將各個(gè)組件以零散的方式連接起來，因此可以輕松更換有缺陷的組件。這也有助于降低廠商鎖定，使用戶能夠根據(jù)自身需求選擇最合適的組件。

Cadence Design Systems公司負(fù)責(zé)芯片制造商使用的軟件的芯片和 IP 解決方案高級(jí)總監(jiān) Mick Posner 表示，芯片組的根本優(yōu)勢(shì)在于其封裝級(jí)縮放方法。

“任何時(shí)候，芯片之間的通信，即使芯片彼此相鄰，都會(huì)造成延遲和功耗方面的影響，”波斯納說。“因此，在封裝內(nèi)部，效率和性能都會(huì)大大提高。”

他說，芯片組可擴(kuò)展性優(yōu)勢(shì)的核心在于它能夠突破光刻掩模的限制。

“實(shí)際上，你并不是把一個(gè)大型的整體設(shè)計(jì)分割成更小的部分，”Posner告訴HPCwire。“這在10年前或許是起步階段。但現(xiàn)在，芯片組技術(shù)可以實(shí)現(xiàn)封裝級(jí)的擴(kuò)展，從根本上來說，它創(chuàng)造出的系統(tǒng)規(guī)模遠(yuǎn)超單個(gè)整體芯片所能容納的。”

Posner 表示，雖然芯片組適用于所有領(lǐng)域，但高性能計(jì)算領(lǐng)域正在引領(lǐng)普及，因?yàn)樗麄円呀?jīng)觸及了當(dāng)前芯片設(shè)計(jì)的物理極限。

“如今，封裝光罩尺寸的芯片組合在一起，帶來了性能可擴(kuò)展性和更高的效率，因?yàn)椴辉俨捎脗鹘y(tǒng)的、功耗高的標(biāo)準(zhǔn)芯片間接口，而是轉(zhuǎn)向像UCIe這樣的芯片間接口，這種接口的功耗特性要好得多，”Posner說道。“你正在使用一套標(biāo)準(zhǔn)設(shè)計(jì)的芯片構(gòu)建模塊來構(gòu)建系統(tǒng)。”

芯片組技術(shù)對(duì)于超級(jí)計(jì)算機(jī)來說并不新鮮，目前該概念已被應(yīng)用于百億億次級(jí)系統(tǒng)中。橡樹嶺國家實(shí)驗(yàn)室的 Frontier 超級(jí)計(jì)算機(jī)就采用了基于芯片組的設(shè)計(jì)，并使用了 AMD EPYC “Trento” CPU；而理研的 FugakuNEXT 超級(jí)計(jì)算機(jī)預(yù)計(jì)也將采用芯片組技術(shù)。

人工智能的蓬勃發(fā)展迫使計(jì)算機(jī)制造商另辟蹊徑，以滿足市場(chǎng)對(duì)性能的需求。在半導(dǎo)體領(lǐng)域，像英偉達(dá)這樣的制造商一直在突破光刻技術(shù)的極限，而光刻技術(shù)的極限是由在晶圓上蝕刻電路的光刻機(jī)的物理能力決定的。英偉達(dá)還設(shè)計(jì)了“超級(jí)芯片”，將兩個(gè)GPU和一個(gè)CPU集成在單個(gè)芯片上，以獲得更強(qiáng)大的處理能力；而其他芯片制造商，例如Cerebras，則開始生產(chǎn)超大尺寸的芯片。

Cadence 產(chǎn)品營銷總監(jiān) Mayank Bhatnaga 表示，芯片組架構(gòu)為 AI 和 HPC 站點(diǎn)提供了另一種提供所需處理能力的方式，而無需像圍繞單一需求那樣完全重新設(shè)計(jì)系統(tǒng)。

“例如，你想提升GPU的速度，但它的速度不夠快。你可以把它升級(jí)到非常昂貴、非常新的工藝，比如2納米和1.4納米工藝，”他告訴HPCwire。“但你的I/O接口可能不需要升級(jí)，它可以繼續(xù)使用3納米或5納米工藝。或者，你的射頻模塊可能升級(jí)后并沒有什么好處，那么為什么要花額外的錢重新設(shè)計(jì)呢？重新設(shè)計(jì)？直接沿用現(xiàn)有的就好。”

“現(xiàn)在你不用再設(shè)計(jì)這些無關(guān)緊要的東西了，可以專注于你的獨(dú)門秘方，”巴特納加繼續(xù)說道。“這樣也能加快產(chǎn)品上市速度。”

如今的芯片組架構(gòu)也支持三維設(shè)計(jì)，使組件制造商能夠堆疊組件，從而實(shí)現(xiàn)更高的計(jì)算密度、更低的數(shù)據(jù)延遲和更低的功耗。當(dāng)然，這也帶來了更高的成本、更復(fù)雜的結(jié)構(gòu)和更大的散熱需求，但天下沒有免費(fèi)的午餐。

巴特納加表示：“3D技術(shù)離我們并不遙遠(yuǎn)。人工智能工廠和人工智能數(shù)據(jù)中心是這類應(yīng)用的最大市場(chǎng)，因?yàn)橹挥兴麄儾庞心芰檫@類活動(dòng)提供資金。任何新技術(shù)創(chuàng)新都始于那些有能力且財(cái)力雄厚的早期探索者。”

Chiplet本質(zhì)上是用于構(gòu)建計(jì)算機(jī)的樂高積木。標(biāo)準(zhǔn)對(duì)于確保A公司生產(chǎn)的產(chǎn)品能夠與B公司生產(chǎn)的產(chǎn)品兼容至關(guān)重要。Chiplet社區(qū)和市場(chǎng)雖然仍處于發(fā)展初期，但其核心力量穩(wěn)固，發(fā)展勢(shì)頭強(qiáng)勁。下周，Chiplet社區(qū)的大部分成員將齊聚圣克拉拉參加Chiplet峰會(huì)。Cadence、開放計(jì)算項(xiàng)目（Open Compute Project ）、Synopsys和Alphawave Semi（已被高通收購）的高管將發(fā)表主題演講。

Bhatnaga表示，采用UCIe是建立芯片組標(biāo)準(zhǔn)的核心，因此也是擴(kuò)大芯片組社區(qū)規(guī)模和范圍的關(guān)鍵。他還指出，芯片社區(qū)中有些人對(duì)采用UCIe持謹(jǐn)慎態(tài)度。他說，供應(yīng)商希望確保他們?cè)赨CIe上的投資能夠獲得回報(bào)。

“UCIe的普及對(duì)芯片市場(chǎng)來說確實(shí)是一件好事，”Bhatnaga說道。“隨著UCIe的普及，人們相信，如果他們?cè)谛酒鲜褂肬CIe，以后也能在其他項(xiàng)目中與其他合作伙伴一起使用。這確實(shí)很有幫助。”

來源：編譯自hpcwire