ADC3564器件是一款低噪聲、超低功耗、14位、125MSPS、高速ADC。該器件專為低功耗而設計，可提供–156 dBFS/Hz的噪聲頻譜密度以及出色的線性度和動態范圍。該ADC3564提供中頻采樣支持，使該器件適用于廣泛的應用。高速控制環路受益于低至一個時鐘周期的短延遲。ADC在125 MSPS時僅消耗137 mW，功耗在較低采樣率下也能很好地擴展。

該ADC3564使用串行LVDS（SLVDS）接口輸出數據，從而最大限度地減少數字互連的數量。該設備支持雙通道、單通道和半通道選項。該器件是一個引腳兼容系列，具有不同的速度等級，采用 40 引腳 VQFN 封裝。該器件支持–40至+105?C的擴展工業溫度范圍。
*附件：adc3564.pdf

特性

• 14位125 MSPS ADC
• 本底噪聲：–156 dBFS/Hz
• 超低功耗：125 Msps 時為 137 mW
• 延遲：≤ 2 個時鐘周期
• 指定的 14 位，無缺失碼
• INL：±1.5 LSB;DNL：±0.5 LSB
• 參考：外部或內部
• 輸入帶寬：1200 MHz （3 dB）
• 工業溫度范圍：–40°C 至 +105°C
• 片上數字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數字接口（2線、1線和1/2線）
• 小尺寸：40-WQFN（5 mm × 5 mm）封裝
• 光譜性能（f 在 = 10 MHz）：
  • 信噪比：77.5 dBFS
  • SFDR：80dBc HD2、HD3
  • SFDR：95-dBFS 最差雜散
• 光譜性能（f 在 = 70 兆赫）：
  • 信噪比：75 dBFS
  • SFDR：75dBc HD2、HD3
  • SFDR：90-dBFS 最差雜散

參數

方框圖

一、產品定位與核心屬性

ADC3564 是德州儀器推出的 14 位高速模數轉換器（ADC） ，采用 5mm×5mm 40 引腳 WQFN 封裝，支持 - 40°C 至 + 105°C 工業級溫度范圍，專為高速信號采集場景設計，如高速數據采集、工業監測、熱成像、聲吶、軟件無線電、電力質量分析儀及雷達通信基礎設施。其核心優勢在于125 MSPS 高采樣率與 超低功耗 （125 MSPS 時僅 137 mW），同時具備優異的動態性能（噪聲譜密度 - 156 dBFS/Hz、10 MHz 輸入時 SNR 77.5 dBFS）與短延遲（≤2 個時鐘周期），支持中頻（IF）采樣，適配多場景高速高精度信號轉換需求，且與同系列 ADC3561（16 位 / 10 MSPS）、ADC3562（16 位 / 25 MSPS）、ADC3563（16 位 / 65 MSPS）引腳兼容，便于方案靈活選型。

二、關鍵性能參數

1. 精度與線性度

• 分辨率與完整性 ：14 位無缺失碼，支持 14/16/18/20 位輸出分辨率調整（高于 14 位時補 0，低于 14 位時截斷 LSB），確保全量程信號轉換無遺漏。
• 線性誤差 ：微分非線性（DNL）典型值 ±0.9 LSB、最大值 ±0.97 LSB；積分非線性（INL）典型值 ±2.6 LSB、最大值 ±7.5 LSB，有效降低信號失真，保障直流采集精度。
• 直流特性 ：25°C 時偏移誤差（V_OS_ERR）典型值 ±30 LSB、最大值 ±55 LSB，偏移漂移（V_OS_DRIFT）±0.06 LSB/°C；外接 1.6V 基準時增益誤差（GAIN_ERR）±2% FSR、增益漂移 ±57 ppm/°C，溫漂特性優異，寬溫環境下精度穩定。
• 輸入特性 ：差分輸入滿量程 3.2 Vpp，共模電壓（VCM 引腳）固定 0.95 V；輸入阻抗 8 kΩ（直流）、輸入電容 5.4 pF（直流），模擬輸入帶寬 1.4 GHz（-3 dB），支持高頻率信號直接采集。

2. 動態性能（典型值，AVDD=IOVDD=1.8V，外接 1.6V 基準，-1 dBFS 差分輸入）

3. 功耗與接口特性

• 功耗 ：125 MSPS 時模擬電源電流（I_AVDD）典型值 63 mA，I/O 電源電流（I_IOVDD）27 mA（2 線 SLVDS，1/2 擺幅）；支持全局掉電模式（默認配置下功耗 12 mW），功耗隨采樣率降低線性下降，適配低功耗場景。
• 延遲 ：1/2 線 SLVDS 接口僅 1 個時鐘周期，1 線 / 2 線 SLVDS 接口分別為 1/2 個時鐘周期，適配高速控制環路與實時信號處理。
• 數字接口 ：采用串行 LVDS（SLVDS）輸出，支持 2 線、1 線、1/2 線模式，單通道數據速率最高 1 Gbps；內置數字下變頻器（DDC），支持 2/4/8/16/32 倍抽取（實抽取 / 復抽取）與 32 位數控振蕩器（NCO），可靈活調整輸出數據率與信號帶寬。

三、硬件設計關鍵信息

1. 引腳功能與配置

• 模擬輸入 ：單通道差分輸入（AINP/AINN），支持 AC/DC 耦合，需外部提供 0.95 V 共模電壓；集成采樣干擾濾波器，推薦根據輸入頻率配置（DC-60 MHz 用 33Ω+82 nH+33 pF，60-120 MHz 用 33Ω+91 nH+75 pF），吸收采樣開關毛刺，減少干擾。
• 基準電壓 ：支持三種基準模式：外接 1.6 V 參考（VREF 引腳）、外接 1.2 V 參考（REFBUF 引腳，經內部緩沖放大至 1.6 V）、內置 1.6 V 參考；REFP/REFN 引腳需就近放置 10 μF+0.1 μF 旁路電容，保障基準穩定性。
• 電源引腳 ：
  • 模擬電源：AVDD（引腳 5、15、36，1.8V），為模擬電路與 ADC 核心供電，需串聯 3Ω 電阻 + 1μF+0.1μF 旁路電容，減少電源噪聲。
  • 數字電源：IOVDD（引腳 21、30，1.8V），為 SLVDS 接口與數字核心供電，需并聯 1μF+0.1μF 旁路電容。
  • 地引腳：AGND（模擬地）、DGND（數字地）、REFGND（基準地）單點連接，底部熱焊盤（GND PAD）需焊接至 PCB 地平面，增強散熱。
• 控制與通信引腳 ：
  • SPI 接口：SEN（引腳 16，片選低有效，內置 21 kΩ 上拉至 AVDD）、SCLK（引腳 35，時鐘，內置 21 kΩ 下拉）、SDIO（引腳 10，數據 I/O，內置 21 kΩ 下拉），支持 20 MHz 最高時鐘頻率，24 位數據讀寫（16 位地址 + 8 位數據）。
  • 同步 / 復位：PDN/SYNC（引腳 1，掉電 / 同步，高有效，內置 21 kΩ 下拉）、RESET（引腳 9，硬件復位，高有效，內置 21 kΩ 下拉），支持多器件同步與硬件復位。
  • 時鐘輸入：CLKP/CLKM（引腳 6/7，差分采樣時鐘），支持 10-125 MHz（外接基準）/100-125 MHz（內置基準）頻率，推薦差分輸入以降低抖動，單端輸入需 DC 耦合至 0.9 V 中心電壓。

2. 時鐘與基準設計

• 時鐘選項 ：支持差分 / 單端時鐘輸入，差分模式需 AC 耦合（內部自偏置），單端模式需通過 SPI 配置（0x0E 寄存器），且未使用端需 AC 接地；時鐘占空比 45%-60%，高擺率時鐘可降低孔徑抖動（典型值 250 fs），保障采樣精度。
• 基準配置 ：
  • 外接 1.6 V 基準：直接接入 VREF 引腳，負載電流約 1 mA，需搭配 10 μF+0.1 μF 陶瓷旁路電容。
  • 外接 1.2 V 基準：接入 REFBUF 引腳，經內部 ×1.33 增益緩沖生成 1.6 V 基準，負載電流 < 100 μA，需在 REFBUF 與 REFGND 間加 10 μF+0.1 μF 旁路電容。
  • 內置基準：生成 1.6 V 基準，輸出阻抗 8 Ω，額外消耗 1-3.5 mA 電流，適合對成本敏感、精度要求中等的場景。

3. 數字接口與數據處理

• SLVDS 接口 ：支持 2 線（DA0/DA1、DB0/DB1）、1 線（DA0/DB0）、1/2 線（僅 DA0）模式，數據輸出格式可配置為二進制補碼（默認）或偏移二進制（0x8F/0x92 寄存器）；需外部輸入 DCLKIN 時鐘（差分，200-650 mVpp），且與采樣時鐘頻率鎖定，確保數據同步輸出。
• 數字下變頻器（DDC） ：支持實抽取（低通濾波）與復抽取（含 NCO 頻率可調，范圍 - FS/2 至 FS/2），復抽取時可通過 DB0/1 接口實現雙頻段輸出；抽取后延遲增加 21-23 個輸出時鐘周期（依抽取倍數而定），內置 6 dB 增益補償混合損耗，避免 SNR 劣化。

四、功能模塊與配置

1. 模擬前端優化

• 采樣干擾濾波 ：根據輸入頻率選擇濾波器參數，DC-60 MHz 場景采用 33Ω 電阻 + 82 nH 電感 + 33 pF 電容，60-120 MHz 場景采用 33Ω 電阻 + 91 nH 電感 + 75 pF 電容，減少采樣開關產生的毛刺干擾，保障高頻信號采集精度。
• 輸入驅動設計 ：支持單端轉差分驅動（如采用 THS4541 全差分放大器），DC 耦合時需通過 VCM 引腳提供 0.95 V 共模電壓；AC 耦合時需搭配巴倫（Balun）與 termination 網絡，確保輸入信號匹配與共模電壓穩定。
• 時鐘緩沖 ：支持差分 / 單端時鐘輸入，單端輸入時通過 SPI 配置（0x0E 寄存器 SE_CLK_EN 位），可降低約 1 mA 模擬電流，適合低功耗場景，但需注意時鐘幅度（推薦 1-3.6 Vpp）以避免孔徑抖動增大。

2. 數字功能配置

• 輸出格式化 ：通過輸出位映射器（0x39-0x60、0x61-0x88 寄存器）調整輸出位序，支持通道 A/B 數據重組；可配置測試模式（斜坡 / 自定義固定模式，0x14-0x16 寄存器），用于數字接口連通性測試，斜坡步長需匹配 ADC 原生分辨率（14 位對應 10000）。
• NCO 與抽取配置 ：32 位 NCO 頻率通過 0x2A-0x2D（通道 A）、0x31-0x34（通道 B）寄存器配置，公式為 NCO 值 = f_NCO × 232 / F_S（F_S=125 MSPS）；抽取倍數通過 0x25 寄存器選擇，實抽取時 NCO 需設為 0 以降低功耗，復抽取時可通過 FS/4 混合模式（0x26 寄存器）將復數輸出轉為實數輸出。
• 電源管理 ：支持全局掉電（PDN/SYNC 引腳或 SPI 寄存器 0x08）與局部模塊關斷（時鐘緩沖、基準放大器、輸出驅動），通過 0x08、0x09、0x0D 寄存器配置，掉電模式下僅保留 SPI 與數字 LDO，功耗低至 12 mW，適配低功耗待機場景。

3. SPI 寄存器關鍵配置

• 接口配置 ：0x07 寄存器選擇輸出接口映射（16 位 1 線 SLVDS 對應 0x6C），0x13 寄存器加載 E-Fuse 配置（需等待 1 ms），0x19 寄存器設置 FCLK 源與分頻（復抽取時 FCLK_SRC=1）。
• 抽取配置 ：0x24 寄存器使能 DDC（D1=1）與數字通路（D2=1），0x25 寄存器設置抽取倍數（如 8 倍復抽取對應 0x30），0x26 寄存器設置 mixer 增益（復抽取推薦 6 dB 補償混合損耗）。
• 測試模式 ：0x16 寄存器啟用測試模式（010 為斜坡模式，011 為固定模式），0x14-0x15 寄存器配置自定義模式數據，用于驗證數字接口功能。

五、應用設計與布局建議

1. 典型應用電路

以頻譜分析儀為例，前端采用 THS4541 全差分放大器（10 mA 靜態電流，<70 MHz 帶寬），搭配 DC-30 MHz 采樣干擾濾波器（33Ω 電阻 + 180 nH 電感 + 33 pF 電容），ADC 配置內置 1.6 V 基準（REFBUF 引腳接 0.6 V），采樣時鐘采用低抖動差分晶振（如 Si5351，抖動 < 100 fs），數據通過 1 線 SLVDS 傳輸至 FPGA 進行實時頻譜分析；電源采用 “TPS62821 開關電源 + TPS7A4701 LDO” 組合，AVDD 與 IOVDD 獨立供電，避免數字噪聲耦合。

2. 電源設計

• 推薦架構 ：模擬電源采用 “開關電源 + LDO” 組合，開關電源（如 TPS62821）提供高效率，LDO（如 TPS7A4701）降低紋波（噪聲 < 10 μVrms）；數字電源可直接采用開關電源，但需在 IOVDD 引腳就近放置 1μF+0.1μF 旁路電容，減少數字開關噪聲。
• 濾波配置 ：AVDD 引腳串聯 3Ω 電阻 + 1μF 鉭電容 + 0.1μF 陶瓷電容，VREF/REFBUF 引腳并聯 10μF+0.1μF 陶瓷電容，CAPA（模擬 LDO 輸出）、CAPD（數字 LDO 輸出）引腳各接 1μF 陶瓷電容，所有電容需靠近引腳放置，縮短走線。

3. 布局 Guidelines

• 信號分區 ：模擬信號（AINP/AINN、CLKP/CLKM、VREF/REFBUF）與數字信號（SLVDS 輸出、SPI 接口）分開布線，模擬區域遠離功率器件（如 MOSFET），數字走線避免穿越模擬地平面。
• 差分布線 ：AINP/AINN、CLKP/CLKM、SLVDS 輸出采用 100Ω 差分布線，長度匹配誤差≤50 mil，減少相位偏移；模擬輸入線最短路徑布線，避免過孔，降低寄生電感與電容。
• 散熱設計 ：底部熱焊盤（GND PAD）通過過孔連接至內層地平面，結合 PCB 銅皮（面積≥10 mm2）增強散熱，確保結溫（T_J）不超過 105°C（推薦 < 85°C 以延長壽命）。