該CDCU877是一款高性能、低抖動、低偏斜、零延遲緩沖器，可分配差分時鐘輸入 對（CK、CK）到十個差分時鐘輸出對（Yn、Yn）和一個差分對反饋時鐘輸出 （FBOUT，FBOUT）。時鐘輸出由輸入時鐘（CK、CK）、反饋時鐘（FBIN、FBIN）、 LVCMOS 控制引腳（OE、OS）和模擬電源輸入（AV DD ).當OE為低電平時，時鐘輸出，除了 FBOUT/FBOUT被禁用，而內部PLL繼續保持其鎖定頻率。作系統（輸出選擇） 是必須連接到 GND 或 V 的程序引腳 DD .當作系統為高電平時，OE 功能如前所述。什么時候 OS和OE都較低，OE對Y7/Y7沒有影響，它們是自由運行的。當 AVDD接地，PLL 接動 關閉并繞過測試目的。
*附件：cdcu877a.pdf

當兩個時鐘輸入（CK、CK）邏輯低電平時，器件進入低功耗模式。輸入邏輯檢測電路 在差分輸入上，獨立于輸入緩沖器，檢測邏輯低電平并在低功耗狀態下運行 其中所有輸出、反饋和 PLL 均處于關閉狀態。當時鐘輸入從邏輯低電平轉換為邏輯低電平 差分信號，PLL 重新導通，輸入和輸出使能，PLL 獲得鎖相 反饋時鐘對（FBIN、FBIN）和時鐘輸入對（CK、CK）在規定的穩定時間內。

該CDCU877能夠跟蹤擴頻時鐘 （SSC） 以降低 EMI。該器件工作溫度范圍為 -40°C 至 85°C。

特性

• 用于雙倍數據速率 （DDR II） 應用的 1.8V 鎖相環時鐘驅動器
• 兼容擴頻時鐘
• 工作頻率：10 MHz 至 400 MHz
• 低電流消耗：<135 mA
• 低抖動（周期-周期）：±30 ps
• 低輸出偏斜：35 ps
• 低周期抖動：±20 ps
• 低動態相位偏移：±15 ps
• 低靜態相位偏移：±50 ps
• 將一個差分時鐘輸入分配給十個差分輸出
• 52 引腳 μBGA（MicroStar? Junior BGA，0.65 mm 間距）和 40 引腳 MLF
• 外部反饋引腳（FBIN、FBIN）用于將輸出與輸入時鐘同步
• 達到或超過PC2-3200/4300的JESD82-8 PLL標準
• 故障安全輸入

參數

?1. 產品概述?

• ?型號?：CDCU877/CDCU877A，德州儀器（TI）推出的高性能鎖相環（PLL）時鐘驅動器，專為DDR II應用設計。
• ?核心功能?：將1對差分時鐘輸入（CK/CK）分配至10對差分時鐘輸出（Yn/Yn）和1對反饋輸出（FBOUT/FBOUT），支持零延遲緩沖和低抖動/低偏移特性。
• ?兼容性?：符合JESD82-8標準（PC2-3200/4300），支持擴頻時鐘（SSC）以減少電磁干擾（EMI）。

?2. 關鍵特性?

• ?電氣性能?：
  • 工作頻率：10 MHz至400 MHz（鎖相范圍），應用頻率160-340 MHz。
  • 低功耗：靜態電流<135 mA，動態電流235 mA（典型值）。
  • 低抖動：周期抖動±30 ps，靜態相位偏移±50 ps，動態相位偏移±15 ps。
  • 輸出偏斜：35 ps（最大）。
• ?封裝選項?：
  • 52球μBGA（0.65 mm間距）和40引腳MLF封裝，工作溫度-40°C至85°C。

?3. 功能控制?

• ?控制引腳?：
  • ?OE?（輸出使能）：低電平時禁用輸出（FBOUT除外），PLL保持鎖定。
  • ?OS?（輸出選擇）：高電平時OE正常生效；低電平時Y7/Y7自由運行。
  • ?AVDD?：接地時PLL關閉（測試模式）。
• ?低功耗模式?：當CK/CK均為邏輯低時，進入省電狀態，關閉所有輸出和PLL。

?4. 時序與穩定性?

• ?鎖定時序?：上電或退出省電模式后，PLL穩定時間≤12 μs。
• ?抖動指標?：
  • 周期抖動：±20 ps（190-340 MHz）。
  • 半周期抖動：±40 ps（250-300 MHz）。

?5. 應用設計建議?

• ?布局優化?：推薦AVDD電源濾波方案（4.7 μF+0.1 μF+2200 pF電容組合），靠近PLL放置。
• ?信號完整性?：輸入/輸出差分對需匹配走線長度，建議斜率≥2.5 V/ns以減少靜態相位偏移。

?6. 訂購信息?

• 提供多種型號后綴（如ZQL、RHA等），對應不同封裝和溫度范圍，具體參見文檔末尾的封裝選項附錄。

?7. 注意事項?

• ESD防護有限，存儲時需短路引腳或使用導電泡沫。
• 生產數據以發布日為準，參數可能因測試條件差異而變動。